半导体存储装置制造方法及图纸

实施方式提供能够抑制芯片面积的增加并且提高动作性能的半导体存储装置。实施方式的半导体存储装置在基板上具备存储区域(600)和形成有MOS晶体管(100)的外围电路区域(500)。MOS晶体管(100)具有沿着与基板表面平行的第一方向配置的漏极区域(120)以及源极区域(130)。在漏极区域(120)的表面，形成有供相对于基板在垂直方向上延伸的接触插塞(122)连接的漏极电极(121)。另外，在源极区域(130)的表面，形成有供相对于基板在垂直方向上延伸的接触插塞(132)连接的源极电极(131)。在从第一方向投影的情况下，漏极电极(121)具有与源极电极(131)不重叠的区域，源极电极(131)具有与漏极电极(121)不重叠的区域。极电极(121)不重叠的区域。极电极(121)不重叠的区域。

【技术实现步骤摘要】
半导体存储装置
[0001]关联申请
[0002]本申请享受以日本专利申请2020-37481号(申请日：2020年3月5日)为基础申请的优先权。本申请通过参考该基础申请包括基础申请的全部内容。


[0003]本实施方式涉及半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND闪存。

技术实现思路

[0005]本实施方式提供一种能够抑制芯片面积的增加并且提高动作性能的半导体存储装置。
[0006]本实施方式的半导体存储装置，在半导体基板上具备形成存储单元阵列的存储区域和形成外围电路的外围电路区域，在所述外围电路区域形成有MOS晶体管。所述MOS晶体管具有：第一扩散层，沿着与所述半导体基板表面平行的第一方向以规定的间隔配置；第二扩散层；以及栅极布线，配置于所述第一扩散层与所述第二扩散层之间，在与所述第一方向正交的第二方向上延伸。在所述第一扩散层的表面形成有供第一插塞连接的第一接触区域，该第一插塞将在相对于所述半导体基板位于垂直方向上方的布线层形成的第一布线与所述第一扩散层电连接。在所述第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，在半导体基板上具备形成存储单元阵列的存储区域和形成外围电路的外围电路区域，在所述外围电路区域形成有MOS晶体管，所述MOS晶体管具有：第一扩散层，沿着与所述半导体基板表面平行的第一方向以规定的间隔配置；第二扩散层；以及栅极布线，配置于所述第一扩散层与所述第二扩散层之间，在与所述第一方向正交的第二方向上延伸，在所述第一扩散层的表面形成有供第一插塞连接的第一接触区域，该第一插塞将在相对于所述半导体基板位于垂直方向上方的布线层形成的第一布线与所述第一扩散层电连接，在所述第二扩散层的表面形成有供第二插塞连接的第二接触区域，该第二插塞将在所述布线层形成的第二布线与所述第二扩散层电连接，在从所述第一方向投影的情况下，所述第一接触区域具有与所述第二接触区域不重叠的区域，所述第二接触区域具有与所述第一接触区域不重叠的区域。2.根据权利要求1所述的半导体存储装置，其中，所述第一扩散层和所述第二扩散层，形成于在所述半导体基板上形成的有源区域内，所述栅极布线延伸到所述有源区域外，所述栅极布线的一个端部具有在所述有源区域外朝向所述第一方向弯曲的弯曲部，在比所述弯曲部靠前端侧，形成有供第三插塞连接的第三接触区域，该第三插塞将在所...

【专利技术属性】
技术研发人员：山本博昭，麻生真一，川畑健一，宫田晴行，下川隆浩，梅泽多佳子，佐佐木俊介，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：