三维（3D）半导体存储器件制造技术

一种3D半导体存储器件包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，在第一方向上间隔开，并且每个包括堆叠的电极；模制结构，在外围电路结构上在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。第二方向上的最大宽度。第二方向上的最大宽度。

【技术实现步骤摘要】
三维(3D)半导体存储器件


[0001]本专利技术构思的实施方式总体上涉及半导体器件。更具体地，本专利技术构思的实施方式涉及具有改善的设计效率的三维(3D)半导体存储器件。

技术介绍

[0002]半导体器件已经高度集成以提供优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。典型的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积决定。因此，典型的2D半导体器件的集成密度可以极大地受到形成精细图案的技术影响。然而，因为需要极其昂贵的设备来形成精细图案，所以2D半导体器件的集成密度持续增大，但仍受到限制。因此，已经开发了三维(3D)半导体存储器件来克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。

技术实现思路

[0003]本专利技术构思的实施方式提供了具有提高的设计效率的三维(3D)半导体存储器件。
[0004]根据本专利技术构思的一方面，一种3D半导体存储器件可以包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维(3D)半导体存储器件，包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在所述第一行解码器区域与所述第二行解码器区域之间的控制电路区域；在所述外围电路结构上的第一电极结构和第二电极结构，其中所述第一电极结构和所述第二电极结构在第一方向上间隔开并且每个分别包括堆叠的电极；在所述外围电路结构上的模制结构，其中所述模制结构设置在所述第一电极结构与所述第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透所述第一电极结构和所述第二电极结构；分隔绝缘图案，提供在所述第一电极结构与所述模制结构之间并穿透所述模制结构；以及分隔结构，在所述第一方向上与所述第一电极结构交叉并延伸到所述分隔绝缘图案，其中所述分隔绝缘图案在第二方向上的最大宽度大于所述分隔结构在所述第二方向上的最大宽度。2.根据权利要求1所述的三维半导体存储器件，还包括：穿透所述模制结构的虚设结构，其中所述虚设结构包括至少一种与所述垂直沟道结构相同的材料。3.根据权利要求1所述的三维半导体存储器件，还包括：穿透所述模制结构的虚设接触，其中所述虚设接触不延伸到所述外围电路结构。4.根据权利要求1所述的三维半导体存储器件，还包括：贯通接触，穿透所述模制结构以延伸到所述外围电路结构，其中所述控制电路区域包括外围晶体管和在所述外围晶体管上的下互连线，以及所述贯通接触连接所述下互连线中的最上面的一条。5.根据权利要求1所述的三维半导体存储器件，还包括：第一下半导体层，在所述外围电路结构与所述第一电极结构之间；以及第二下半导体层，在所述外围电路结构与所述第二电极结构之间，其中所述第一下半导体层和所述第二下半导体层在所述第一方向上间隔开。6.根据权利要求5所述的三维半导体存储器件，还包括：第三下半导体层，在所述外围电路结构与所述模制结构之间；贯通接触，穿透所述模制结构以连接所述第三下半导体层；以及接地线，在所述贯通接触上并电连接所述贯通接触。7.根据权利要求1所述的三维半导体存储器件，其中所述模制结构的所述牺牲层将所述第一电极结构的电极物理地连接到所述第二电极结构的电极。8.根据权利要求1所述的三维半导体存储器件，其中所述第一行解码器区域与所述第一电极结构的一侧相邻，以及所述第二行解码器区域与所述第二电极结构的一侧相邻。9.根据权利要求1所述的三维半导体存储器件，其中所述控制电路区域包括：第一外围晶体管，提供在所述第一电极结构之下；第二外围晶体管，提供在所述第二电极结构之下；以及
下互连线，在所述模制结构之下跨越，其中所述第一外围晶体管通过所述下互连线电连接所述第二外围晶体管。10.根据权利要求1所述的三维半导体存储器件，其中所述分隔绝缘图案的底表面的水平不同于所述分隔结构的底表面的水平。11.根据权利要求1所述的三维半导体存储器件，其中所述垂直沟道结构中的每个包括：垂直半导体图案；以及垂直绝缘图案，设置在所述垂直半导体图案与所述堆叠的电极之间，其中所述垂直绝缘图案包括数据存储层。12.一种三维(3D)半导体存储器件，包括：衬底；电极结构，包括堆叠在所述衬底上的电极；模制结构，与所述电极结构交叉并在第一方向上延伸，所述模制结构在第二方向上将所述电极结构分为第一电极结构和第二电极结构并在所述第一方向上延伸；垂直沟道结构，穿透所述第一电极结构和所述第二电极结构；分隔绝缘图案，提供在所述第一电极结构与所述模制结构之间并穿透所述模制结构；以及分隔结构，在所述第二方向上与所述第一电极结构交叉并延伸到所述分隔绝缘图案，其中所述模制结构包括分别设置在与所述堆叠的电极相同的水平处的堆叠的牺牲层，以及当在平面中看时，所述分隔结构的端部被所述分隔绝缘图案围绕。13.根据权利要求12所述的三维半导体存储器件，还包括：提供在所述衬底之下的...

【专利技术属性】
技术研发人员：郑光泳，赵相渊，金森宏治，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：