沟槽型功率MOSFET器件的工艺方法技术

本发明专利技术公开了一种沟槽型功率MOSFET器件的工艺方法，形成于半导体衬底上的外延层中，在外延层上进行牺牲氧化硅层的形成工艺时，采用不高于1050℃的低温工艺温度制作形成牺牲氧化层,通过降低牺牲氧化层的形成工艺的工艺温度，在形成与传统工艺保持相同厚度的牺牲氧化层时，低温工艺降低了衬底中载流子反向扩散到外延层中的数量，外延层的有效厚度增加，提高击穿电压。高击穿电压。高击穿电压。

【技术实现步骤摘要】
沟槽型功率MOSFET器件的工艺方法
[0001]

[0002]本专利技术涉及半导体器件及制造领域，特别是指一种沟槽型功率MOSFET器件，本专利技术还涉及所述沟槽型功率MOSFET器件的工艺方法。

技术介绍

[0003]作为功率半导体器件主体之一的功率MOSFET则被广泛应用于通讯、计算机、汽车和消费电子领域，并且是分立器件和智能功率集成电路中的重要组成部分。随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型M0SFET(Trench M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅
‑
漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
[0004]现有的一种的沟槽型功率MOSFET器件如图1所示，在硅衬底或者外延1上形成有沟槽，传统底部厚介质层器件，由于栅漏间存在厚介质层，栅漏电容急剧降低。另外，在关断状态（栅源端接0电位），由于底部厚介质层，产生横向耗尽，从而提高击穿电压BV。
[0005]一个理想的功率MOSFET器件，应当具有下列理想的静态和动态特性:在截止状态时能承受高电压；在导通状态时，具有大电流和很低的压降；在开关转换时，具有短的开、关时间，能承受高的di/dt和dv/dt，以及具有全控功能。
[0006]静态电参数出现在各类WAT（晶圆测试）、CP（探针测试）以及FT（终测）的数据报告中，是判断器件是否合格的主要依据，常用的静态电参数包括 BV<br/>DSS
,I
DSS
,I
GSS
,R
DSON
,V
GS
等。
[0007]BV
DSS
是功率器件正常工作时所能承受的最大漏源电压，其定义为在栅极和源极接地的情况下，漏极电流等于250uA时的电压值，其是判断器件漏源间沟道及本征二极管的PN结状态的重要指标。
[0008]对于沟槽型MOS器件来说, 影响BV
DSS 主要有外延层电阻率及厚度、沟槽深度、接触深度等, 而在工艺过程中炉管高温工艺会影响到外延层厚度（图1中外延层厚度T），进而对BV
DSS
造成影响。

技术实现思路

[0009]本专利技术所要解决的技术问题在于提供一种沟槽型功率MOSFET器件的工艺方法。
[0010]为解决上述问题，本专利技术所述的一种沟槽型功率MOSFET器件的工艺方法，形成于半导体衬底上的外延层中，在外延层上进行牺牲氧化硅层的形成工艺时，采用不高于1050℃的低温工艺温度制作形成牺牲氧化层。
[0011]进一步地改进是，所述的半导体衬底包括硅衬底、锗硅衬底、砷化镓衬底、磷化铟衬底、碳化硅衬底。
[0012]进一步地改进是，所述的牺牲氧化层的形成工艺温度为950℃。
[0013]进一步地改进是，所述的低温工艺温度制作形成的牺牲氧化层的厚度与高温工艺保持一致。
[0014]进一步地改进是，所述的低温工艺降低了衬底中载流子扩展进入外延层中的数量，使外延层的有效厚度增加，从而提高击穿电压BV
DSS
。
[0015]本专利技术所述的沟槽型功率MOSFET器件，通过降低牺牲氧化层的形成工艺的工艺温度，在形成与传统工艺保持相同厚度的牺牲氧化层时，低温工艺降低了衬底中载流子反向扩散到外延层中的数量，外延层的有效厚度增加，提高击穿电压。
[0016]附图说明
[0017]图1 是沟槽型功率MOSFET的器件剖面结构示意图。
[0018]图2 是外延层的原始厚度、经过传统1050℃工艺后的外延层有效厚度以及本专利技术950℃工艺后的外延层有效厚度示意图。
[0019]图3 是相同外延层原始厚度下的1050℃工艺与950℃工艺的器件的BV
DSS
测试曲线示意图。
[0020]附图标记说明1是衬底，2是外延层，3是体区，T是外延层有效厚度。
[0021]具体实施方式
[0022]以下结合附图给出本专利技术的具体实施方式，对本专利技术中的技术方案进行清楚、完整的描述，但本专利技术不限于以下的实施方式。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0023]应当理解，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在
…
上”、“与
…
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
…
上”、“与
…
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0024]为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本专利技术。
[0025]本专利技术所述的一种沟槽型功率MOSFET器件的工艺方法，形成于半导体衬底上的外延层中，以硅衬底为例，在外延层上进行牺牲氧化硅层的形成工艺时，采用不高于1050℃的低温工艺温度制作形成牺牲氧化层。
[0026]由于牺牲氧化层的传统形成工艺为1050℃的高温炉管工艺，在此高温工艺下，由于载流子浓度的差异，长时间的高温过程导致原来衬底中的载流子会反向扩散到外延层中，并不断从外延层的下方向外延层的中心甚至向外延层的上层扩散，使靠近衬底的外延层中的载流子数量增加，保持原来载流子浓度的外延层的厚度逐渐缩小，这样相当于外延层的有效厚度被降低，从而导致了BV
DSS
的降低。而且温度越高，扩散进外延层中的载流子就越多，导致外延层的有效厚度就越薄，BV
DSS
就越低。
[0027]本专利技术将传统的高温1050℃的工艺温度降低，采用更低的950℃的牺牲氧化层的工艺温度，形成与传统工艺相同的牺牲氧化层的厚度。在此低温工艺下，衬底中载流子进入外延层的数量减少，在和传统工艺保持相同的整体外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型功率MOSFET器件的工艺方法，其特征在于：所述的沟槽型功率MOSFET器件形成于半导体衬底上的外延层中，在外延层上进行牺牲氧化硅层的形成工艺时，采用不高于1050℃的低温工艺温度制作形成牺牲氧化层。2.如权利要求1所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述的半导体衬底包括硅衬底、锗硅衬底、砷化镓衬底、磷化铟衬底、碳化硅衬底。3.如权利要求1所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述的牺牲氧化层的形成工艺温度为9...

【专利技术属性】
技术研发人员：郑小东，张雷，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：