一种多通道超结IGBT器件制造技术

本发明专利技术提出了一种多通道超结IGBT器件，包括金属化集电极、P

【技术实现步骤摘要】
一种多通道超结IGBT器件


[0001]本专利技术属于功率半导体器件
，具体涉及一种多通道超结IGBT器件。

技术介绍

[0002]现有技术的一种常规超结IGBT(Insulated Gate Bipolar Transistor)器件结构如图1所示，包括金属化集电极1、P型衬底2，位于P型衬底2上方的第一N型外延层3，在第一N型外延层中通过深槽刻蚀回填工艺形成的P柱4，位于第一N型外延层3和P柱4上方的第二N外延层5，第二N型外延层5中有且只有一个MOS元胞50，MOS元胞50包括通过刻蚀形成的沟槽6，热生长的栅氧化层7，淀积的重掺杂多晶硅8，通过自对准工艺形成的P型体区9，所述P型体区9中设置有部分相互独立的N+源区10，淀积的硼磷硅玻璃11，上表面金属化发射极12。
[0003]超结IGBT器件是在传统IGBT器件结构基础上在外延层增加重复排列的PN柱的新型功率半导体器件。PN柱的形成对器件耐压和正向导通压降等参数的优化与超结MOS器件有类似的效果。PN柱的引入使得超结IGBT器件在正向耐压时，除了Pbody
‑
N
‑
Epi结的纵向电场外，PN柱的相互耗尽产生横向电场，将传统IGBT器件三角形电场分布调制成近似于矩形分布，大大提高了超结IGBT器件的耐压能力。在保证器件一定击穿电压的前提下，就可以显著增大N
‑
Epi层的浓度，从而显著降低正向导通压降，帮助超结IGBT器件在应用时显著降低导通损耗。在同等电流规格下，超结IGBT器件的面积能大大减小，降低芯片成本。
[0004]超结IGBT器件中超结结构的形成遵循超结MOS的制程，主要有两种制造方法：一是通过多次外延注入形成超结结构，；二是通过深槽刻蚀和填充完成。当前这两种制造方法均在普遍使用，并按PN柱的宽度(节距)划分为不同代的产品，如英飞凌C3工艺的节距是16μm，C6、P6工艺节距是12μm，C7、P7工艺节距是5.5μm，在每个节距中都只含有一个MOS元胞结构。
[0005]超结IGBT器件优异的电性能使得芯片面积更小，电流密度也更大。更小的芯片面积导致更小的栅输入电容，应用超结IGBT器件替代传统IGBT器件时，其驱动芯片较强的驱动电流会导致超结IGBT器件在开启时易形成电流震荡，产生EMI问题，甚至导致器件烧毁。因此超结IGBT器件在应用时不能直接替代传统IGBT器件，需要做外围电路的调整或者更换驱动电流更小的驱动芯片，反而间接增加应用方案解决商的系统成本和复杂度。同时，提高IGBT器件电流密度也是IGBT技术发展的一个重点方向。

技术实现思路

[0006]有鉴于此，本专利技术所要解决的技术问题就是提供一种多通道超结IGBT器件，在不改变器件工艺复杂度、不影响器件击穿电压的前提下可调节超结IGBT器件的栅输入电容，防止器件开启时的电流震荡，增强器件抗EMI能力，应用时可直接替代传统IGBT器件。同时还具有调节饱和输出电流密度、正向导通压降、短路时间耐量的特点。
[0007]本专利技术的技术方案是：一种多通道超结IGBT器件，包括：金属化集电极、P
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衬底、位于P
‑
衬底上方的第一N型外延层及位于所述第一N型外延层上方的第二N外延层；所述第一N型外延层中通过多次外延注入或者深槽刻蚀回填工艺形成P柱，所述第二N外延层中至少包
括两个第一虚拟MOS元胞单元与MOS元胞单元，其中所述第一虚拟MOS元胞单元与MOS元胞单元的结构相同，所述第一虚拟MOS元胞单元包括通过反应离子刻蚀形成的沟槽、在所述沟槽内部设置的热生长的栅氧化层及位于栅氧化层内的淀积的重掺杂多晶硅，自对准工艺形成的P型体区、位于所述P型体区上方淀积的硼磷硅玻璃及位于所述硼磷硅玻璃上方的上表面金属化的发射极；
[0008]所述第二N外延层中还可以包括第二虚拟MOS元胞单元，所述第二虚拟MOS元胞单元、第二虚拟MOS元胞单元与MOS元胞单元结构相同，所述第二虚拟MOS元胞单元的P型体区中没有接发射极的电位；
[0009]所述MOS元胞单元的P型体区中设置有多个相互独立的源区。
[0010]优选的，所述第二N外延层中根据应用要求调节第一虚拟MOS元胞单元、第二虚拟MOS元胞单元及MOS元胞单元的数量和比例，其中至少有一个MOS元胞单元，且可全部是MOS元胞单元。
[0011]优选的，所述第二N外延层的电阻率大于第一N型外延层，且第二N外延层的电阻率范围为4
‑
40Ω
·
cm。
[0012]优选的在于，第二N外延层的厚度范围是4
‑
40μm。
[0013]优选的征在于，所述P柱通过深槽刻蚀与硅回填工艺形成或多次外延和离子注入并通过高温退火方式形成。
[0014]优选的，所述P柱与P型体区及沟槽之间不接触。
[0015]优选的，所述金属化集电极的上层通过外延形成场阻止层，其电阻率小于第一N型外延层的电阻率，所述场阻止层厚度在10
‑
40μm。
[0016]优选的，本专利技术方案适用于P沟道多通道超结IGBT器件。
[0017]优选的，该IGBT器件中的半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
[0018]本专利技术的有益效果为，一种多通道超结IGBT器件，通过调节器件顶部结构第一虚拟MOS元胞单元、MOS元胞单元与第二虚拟MOS元胞单元的数量，可以调节超结IGBT器件的栅输入电容，同时具有调节器件饱和输出电流密度、正向导通压降、短路时间耐量等优点。增加第一虚拟MOS元胞单元可以增加栅输入电容，防止器件开启时的电流震荡，提高器件抗EMI能力。增加第三虚拟MOS元胞单元可以在器件正向导通时在P型体区下方形成电子积累区，将器件内部载流子浓度分布调制成更接近于PIN二极管，形成载流子注入增强效应，降低器件正向导通压降，减小器件导通损耗。根据模拟数据显示，增加第一虚拟MOS元胞单元可使得超结IGBT器件的栅输入电容按倍数增加。增加2个第二虚拟MOS元胞单元可以将正向导通压降降低10％以上。此外第一虚拟MOS元胞单元与第二虚拟MOS元胞单元的增加不影响器件的击穿电压和短路耐量特性。MOS元胞单元向超结IGBT器件提供寄生PNP晶体管的基极电流，增加MOS元胞单元可以提升第一N型外延层的电子空穴密度，从而增大器件的饱和输出电流密度，同时降低正向导通电压降，减小导通损耗。
附图说明
[0019]图1是现有技术的一种常规超结IGBT器件实施例的结构示意图；
[0020]图2是本专利技术第一实施例的一种多通道超结IGBT器件的结构示意图；
[0021]图3是本专利技术第二实施例的一种多通道超结IGBT器件的结构示意图；
[0022]图4是本专利技术第三实施例的一种多通道超结IGBT器件的结构示意图；
[0023]图5是本专利技术第四实施例的一种多通道超结IGBT器件的结构示意图；
[0024]图6是本专利技术第一实施例的关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多通道超结IGBT器件，包括金属化集电极(1)、P
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衬底(2)、位于P
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衬底(2)上方的第一N型外延层(3)及位于所述第一N型外延层(3)上方的第二N外延层(5)；所述第一N型外延层(3)中通过多次外延注入或者深槽刻蚀回填工艺形成P柱(4)，所述第二N外延层(5)中至少包括两个第一虚拟MOS元胞单元(51)与MOS元胞单元(50)，其中所述第一虚拟MOS元胞单元(51)与MOS元胞单元(50)的结构相同，所述第一虚拟MOS元胞单元(51)包括通过反应离子刻蚀形成的沟槽(6)、在所述沟槽(6)内部设置的热生长的栅氧化层(7)及位于栅氧化层(7)内的淀积的重掺杂多晶硅(8)，自对准工艺形成的P型体区(9)、位于所述P型体区(9)上方的淀积的硼磷硅玻璃(11)及位于所述硼磷硅玻璃(11)上方的上表面金属化的发射极(12)；所述第二N外延层(5)中还可以包括第二虚拟MOS元胞单元(52)，所述第二虚拟MOS元胞单元(52)、第一虚拟MOS元胞单元(51)与MOS元胞单元(50)结构相同，所述第二虚拟MOS元胞单元(52)的P型体区(9)中没有接发射极(12)的电位；所述MOS元胞单元(50)的P型体区(9)中设置有多个相互独立的源区(10)。2.根据权利要求1所述的一种多通道超结IGBT器件，其特征在于，所述第二N外延层(5)中根据应用要求调节第一虚拟MOS元胞单元(51)、第二虚拟MOS元胞单元(52)...

【专利技术属性】
技术研发人员：吴玉舟，李菲，李欣，刘铁川，禹久赢，
申请(专利权)人：上海超致半导体科技有限公司，
类型：发明
国别省市：