一种半导体结构及其制作方法和半导体存储器技术

本发明专利技术公开了一种半导体结构及其制作方法和半导体存储器。该半导体结构的制作方法包括：提供衬底并对所述衬底进行离子注入，形成有源区；在所述衬底表面形成栅极沟槽；测量所述栅极沟槽的深度；如果所述栅极沟槽的深度满足预设条件时，则根据所述栅极沟槽的深度对所述衬底进行离子注入补偿，在所述栅极沟槽一侧的所述有源区内形成离子补偿区域。该半导体结构的制作方法能够避免由栅极沟槽的深度变异造成的半导体结构性能劣化，改善半导体存储器的性能。的性能。的性能。

【技术实现步骤摘要】
一种半导体结构及其制作方法和半导体存储器


[0001]本专利技术实施例涉及半导体
，尤其涉及一种半导体结构及其制作方法和半导体存储器。

技术介绍

[0002]埋入式字线是指将字线埋设在半导体衬底的内部，可以显著地减少在字线与位线之间的寄生电容，大幅地改善半导体器件的电压读出操作的可靠性，为增加半导体器件的集成密度提供了一种新的选择。
[0003]现有技术中，在埋入式晶体管的栅极沟槽制作之前，其离子注入已经完成，即注入离子的参数已经确定，在随后的制程中栅极沟槽的深度存在变异可能，使得阈值电压发生变异，会造成埋入式晶体管的性能的劣化,进而会造成半导体存储器良率或可靠性的劣化。

技术实现思路

[0004]本专利技术提供一种半导体结构及其制作方法和半导体存储器，以避免由栅极沟槽的深度变异造成的半导体结构性能劣化，改善半导体存储器的性能。
[0005]第一方面，本专利技术实施例提供一种半导体结构的制作方法，包括：
[0006]提供衬底并对所述衬底进行离子注入，形成有源区；
[0007]在所述衬底表面形成栅极沟槽；
[0008]测量所述栅极沟槽的深度；
[0009]如果所述栅极沟槽的深度满足预设条件时，在所述栅极沟槽一侧的所述有源区内形成离子补偿区域。
[0010]可选的，根据在所述栅极沟槽一侧的所述有源区内形成离子补偿区域，包括：
[0011]在所述栅极沟槽一侧的所述有源区内形成位线接触孔；
[0012]通过所述位线接触孔对所述衬底进行离子注入补偿，形成所述离子补偿区域。
[0013]可选的，所述根据所述栅极沟槽的深度对所述衬底进行离子注入补偿，包括：
[0014]根据所述栅极沟槽的深度确定补偿离子的注入深度；
[0015]根据所述补偿离子的注入深度确定所述补偿离子的注入能量；
[0016]根据所述补偿离子的注入能量，对所述衬底进行离子注入补偿，形成所述离子补偿区域。
[0017]可选的，所述预设条件为所述栅极沟槽的深度小于目标深度，且所述栅极沟槽的深度与所述目标深度的差值绝对值大于阈值标准差；
[0018]所述阈值标准差根据以所述目标深度为工艺参数制作而成的多个所述栅极沟槽的深度的统计结果确定。
[0019]可选的，所述在所述衬底表面形成栅极沟槽，包括：
[0020]在所述衬底表面形成浅沟道隔离结构，将所述有源区分隔成若干块；
[0021]在所述衬底表面形成所述栅极沟槽，所述栅极沟槽的深度小于所述浅沟道隔离结
构的深度。
[0022]可选的，所述测量栅极沟槽的深度之后，还包括：
[0023]在所述栅极沟槽表面依次形成栅氧化层和扩散阻挡层；
[0024]在所述栅极沟槽内填充字线；
[0025]在所述字线和所述衬底的表面形成保护层；
[0026]所述在所述栅极沟槽一侧的所述有源区内形成位线接触孔包括：
[0027]刻蚀所述保护层形成所述位线接触孔；所述位线接触孔贯穿所述保护层，且露出所述衬底；所述位线接触孔位于同一块所述有源区内相邻两个所述栅极沟槽之间。
[0028]第二方面，本专利技术实施例提供了一种半导体结构，采用第一方面提供的任一半导体的制作方法制作得到，包括：衬底、栅极沟槽和离子补偿区域；
[0029]有源区位于所述衬底中形成有；
[0030]所述离子补偿区域位于深度满足预设条件的所述栅极沟槽一侧的所述有源区内。
[0031]可选的，所述半导体结构还包括位线接触孔，所述位线接触孔在所述衬底上的垂直投影与所述离子补偿区域在所述衬底上的垂直投影至少部分交叠。
[0032]可选的，所述半导体结构还包括浅沟道隔离结构，所述浅沟道隔离结构位于所述衬底表面且将所述有源区分隔成若干块，且所述栅极沟槽的深度小于所述浅沟道隔离结构的深度；
[0033]所述半导体结构还包括：
[0034]位于所述栅极沟槽表面的栅氧化层和扩散阻挡层；
[0035]位于所述栅极沟槽内的字线；
[0036]位于所述字线和所述衬底表面的保护层，所述位线接触孔贯穿所述保护层且露出所述衬底，且所述位线接触孔位于同一块所述有源区内相邻两个所述栅极沟槽之间。
[0037]第三方面，本专利技术实施例提供了一种半导体存储器，包括第二方面提供的任一半导体结构。
[0038]本专利技术实施例提供的技术方案，通过测量栅极沟槽的深度，并且判断栅极沟槽的深度是否满足预设条件，如果栅极沟槽的深度满足预设条件，则说明栅极沟槽与沟道调节掺杂区的距离比较远，沟道调节掺杂区对阈值电压调节影响比较小，对栅极沟槽两侧的源漏区导通的阻挡作用较弱，即栅极沟槽两侧的源漏区较容易导通，即该半导体结构的阈值电压较小；通过根据栅极沟槽的深度对衬底进行受主离子注入补偿，在所述栅极沟槽一侧的所述有源区内形成离子补偿区域，离子补偿区域距离栅极沟槽较近，能在一定程度上有效阻挡栅极沟槽两侧的源漏区的导通，因此提高了半导体结构的阈值电压，补偿了由于栅极沟槽的深度过浅导致的阈值电压的降低，避免由栅极沟槽的深度变异造成的半导体结构性能劣化，改善半导体存储器的性能。
附图说明
[0039]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本专利技术所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
[0040]图1为本专利技术实施例提供的一种半导体结构的制作方法的流程示意图；
[0041]图2-图5为本专利技术实施例提供的半导体结构的制作方法各个步骤的制备工艺示意图；
[0042]图6为本专利技术实施例提供的一种栅极沟槽深度与阈值电压的关系示意图；
[0043]图7为本专利技术实施例提供的一种阈值电压与良率的关系示意图
[0044]图8为本专利技术实施例提供的又一种半导体结构的制作方法的流程示意图；
[0045]图9和图10为本专利技术实施例提供的一种离子补偿区域的制作方法各个步骤的制备工艺示意图；
[0046]图11为本专利技术实施例提供的一种离子注入补偿的方法的流程示意图。
[0047]图12为本专利技术实施例提供的一种栅极沟槽深度与离子注入深度的关系示意图；
[0048]图13为本专利技术实施例提供的一种离子注入深度与离子注入能量的关系示意图；
[0049]图14为本专利技术实施例提供的又一种半导体结构的制作方法的流程示意图；
[0050]图15为本专利技术实施例提供的多个半导体结构的栅极沟槽的深度的统计结果示意图；
[0051]图16为本专利技术实施例提供的一种栅极沟槽的制作方法的流程示意图；
[0052]图17为本专利技术实施例提供的又一种半导体结构的制作方法的流程示意图；
[0053]图18为本专利技术实施例提供的一种字线的制作方法的制备工艺示意图；<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供衬底并对所述衬底进行离子注入，形成有源区；在所述衬底表面形成栅极沟槽；测量所述栅极沟槽的深度；如果所述栅极沟槽的深度满足预设条件时，则根据所述栅极沟槽的深度对所述衬底进行离子注入补偿，在所述栅极沟槽一侧的所述有源区内形成离子补偿区域。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述栅极沟槽一侧的所述有源区内形成离子补偿区域，包括：在所述栅极沟槽一侧的所述有源区内形成位线接触孔；通过所述位线接触孔对所述衬底进行离子注入补偿，形成所述离子补偿区域。3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述根据所述栅极沟槽的深度对所述衬底进行离子注入补偿，包括：根据所述栅极沟槽的深度确定补偿离子的注入深度；根据所述补偿离子的注入深度确定所述补偿离子的注入能量；根据所述补偿离子的注入能量，对所述衬底进行离子注入补偿，形成所述离子补偿区域。4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述预设条件为所述栅极沟槽的深度小于目标深度，且所述栅极沟槽的深度与所述目标深度的差值绝对值大于阈值标准差；所述阈值标准差根据以所述目标深度为工艺参数制作而成的多个所述栅极沟槽的深度的统计结果确定。5.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述在所述衬底表面形成栅极沟槽，包括：在所述衬底表面形成浅沟道隔离结构，将所述有源区分隔成若干块；在所述衬底表面形成所述栅极沟槽，所述栅极沟槽的深度小于所述浅沟道隔离结构的深度。6.根据权利...

【专利技术属性】
技术研发人员：邹兵，徐政业，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：