【技术实现步骤摘要】
半导体结构及其形成方法
[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
[0003]因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)。FinFET...
【技术保护点】
【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底、位于所述衬底上的多个伪栅极，以及分别位于各所述伪栅极两侧的掺杂结构；所述基底包括隔离区，所述隔离区的延伸方向与所述多个伪栅极相交，且至少覆盖部分所述掺杂结构；在所述多个伪栅极之间形成层间介质层，所述层间介质层填充在所述掺杂结构之间且覆盖所述掺杂结构；去除所述隔离区内的伪栅极和层间介质层，形成横切所述多个伪栅极的横切隔离沟槽；其中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，采用第一工艺去除所述层间介质层，直至剩余的层间介质层的顶面与所述掺杂结构的顶部的垂直距离为50埃～100埃。3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除所述隔离区内的层间介质层，所述第一工艺为具有第一工艺参数的刻蚀工艺，所述第二工艺为具有第二工艺参数的刻蚀工艺，其中，所述第二工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述掺杂结构包括掺杂电极，以及环绕在所述掺杂电极外侧的保护层，所述第二工艺参数的刻蚀工艺对所述保护层的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述保护层的刻蚀速率。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率。6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述层间介质层为氧化硅，所述保护层为氮化硅，所述刻蚀工艺为干法刻蚀工艺；所述第一工艺参数中，所采用的工艺气体包括CF4、CHF3中的一种或多种，其中，CF4的流量为80sccm～120sccm，CHF3的流量为80sccm～120sccm；所述第二工艺参数中，所采用的工艺气体包括C4F6、C4F8中的一种或多种，其中，C4F6的流量为10sccm～50sccm，C4F8的流量为10sccm～50sccm。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺为感应耦合工艺，所述感应耦合工艺中，解离功率为300W～800W，加速功率为500W～1000W。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括凸立于所述衬底上的分立的鳍部，所述鳍部具有通槽；所述多个伪栅极横跨所述鳍部，所述掺杂结构填充所述鳍部的通槽；所述采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，采用第一工艺去除所述层...
【专利技术属性】
技术研发人员：王艳良，韩秋华，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：
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