偏置电压施加电路和半导体存储装置制造方法及图纸

分别对选择存储单元和参考存储单元进行电流供给的２个偏置电路（２０）其电路结构相同，各偏置电路分别具有：第１有源元件（２１ａ、２１ｂ），在电源节点（Ｖｃｃ）和结合节点（Ｎｃａ、Ｎｃｂ）之间控制电流，以便抑制上述结合节点的电压电平的变动；第２有源元件（２２ａ、２２ｂ），在电源节点和输出节点（Ｎｏｕｔａ、Ｎｏｕｔｂ）之间控制电流，以使上述输出节点的电压电平与另一侧的偏置电路的结合节点的电压电平相反方向地变化；第３有源元件（２３ａ、２３ｂ）和第４有源元件（２４ａ、２４ｂ），在上述结合节点和电流供给节点（Ｎｓａ、Ｎｓｂ）之间以及上述输出节点和上述电流供给节点之间，调整偏置电压。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，更详细地说，涉及检测流过半导体存储装置的存储单元的电流并高速地判定其存储状态的读出技术。
技术介绍
在半导体存储装置中，为了读出其存储单元的存储状态，利用有各种各样的方法。以作为非易失性的半导体存储装置之一的闪速存储器为例进行说明。闪速存储器被构成为各存储单元具有浮动栅结构的存储晶体管，根据注入到各存储单元的浮动栅的电荷(电子)的积蓄量而存储信息。具体来说，在将很多电子注入到浮动栅的状态下，难以在沟道区域内形成反转层，因此存储单元的阈值电压变高(定义为程序状态)。另一方面，在从浮动栅放出电子的状态下，就容易在沟道区域内形成反转层，该存储单元的阈值电压变低(定义为消去状态)。为了高速地判定选择的存储单元的状态是上述程序状态还是上述消去状态，准备好具有程序状态和消去状态的中间的阈值电压的参考存储单元，并输入到差动输入型的感应放大器电路中。这种存储单元的读出电路的基本电路结构如图8所示(根据情况称为现有例1)。图8所示的感应电路被构成为具有偏置电压施加电路102，该偏置电压施加电路102通过分别对于从多个存储单元中选择作为读出对象的选择存储单元100和参考存储单元101，个别地施加规定的偏置电压，从而供给对应于各个存储状态而流过选择存储单元100和参考存储单元101的各存储单元电流。偏置电压施加电路102的结构为被分离成负载电路103、和调整施加到选择存储单元100和参考存储单元101上的偏置电压的偏置电压调整电路104。因此，上述偏置电压从规定的内部电源电压经由负载电路103和偏置电压调整电路104，被施加到选择存储单元100和参考存储单元101的各位线Bmain、Bref上，最终被施加到选择存储单元100和参考存储单元101上。偏置电压施加电路102将对应于选择存储单元100的存储状态的存储单元电流Imain在第1输出节点(node)Nout1变换为电压电平，将对应于参考存储单元101的存储状态的参考存储单元电流Iref在第2输出节点Nout2变换为电压电平，在下一级差动放大型的感应放大器105，检测两输出节点的电压差，进行选择存储单元100的存储状态的判定。因此，为了实现高速读出，就需要充分确保两输出节点的电压差。负载电路103一般如图所示由晶体管构成，有时也有代替晶体管而由电阻元件构成。然而，根据上述要求，如图8所示的现有例1那样，一般多是利用以简单的结构而得到较高增益的电流反射镜型负载电路103。在现有例1中，由P沟道MOSFET(以下称为PMOS)构成。但是，伴随存储容量的大容量化，与偏置电压施加电路102相连接的存储单元数目增大，偏置电压施加电路102应读驱动的电容量有增大的倾向，此外，根据以低电压进行读出工作的要求等，需要实现耐噪声且更高速的读出。作为关联对策，提出并实践了以下方案，即，以寄生在选择存储单元100和参考存储单元101的各位线Bmain、Bref的寄生电容相等的方式来构成存储单元阵列，使两电流路径上的负载平衡，使读出工作中的过渡响应特性相同。具体地说，存在以下的方法，即，使与包含选择存储单元的存储器阵列块相邻接的其他存储器阵列块的位线成为选择状态，通过与参考存储单元一侧的位线相连接，而使与感应放大器的各输入连接的寄生电容相等，来实现读出工作的高速化(例如，参照日本专利公开公报2003-77282号，及D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月)。实现了关联位线间的寄生电容的平衡化的结构的情况下，与选择存储单元的地址(存储阵列内的位置)相对应，两位线的任一个与选择存储单元相连接，另一个与参考存储单元相连接。对偏置电压施加电路的负载电路使用如图8所示的电流反射镜型的负载电路的情况下，成为非对称的结构，因此要设法防止由该非对称性引起的读出性能的降低。例如，提出了日本专利公开公报2003-77282号所公开的偏置电压施加电路(以下根据情况称为现有例2)，其结构如图9所示，设有选择晶体管200，对应于选择存储单元的地址而控制选择晶体管的导通截止，选择存储单元一侧的位线固定地连接在非对称的负载电路的一侧。而且，提出了在D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月公开的偏置电压调整电路(以下根据情况称为现有例3)，其结构如图10所示，设有用于切换电流反射镜的朝向的开关晶体管300，对应于选择存储单元的地址而使任一个开关晶体管300打开，选择存储单元一侧的位线固定地连接在非对称的负载电路的一侧。然而，在图9所示的现有例2的偏置电压施加电路中，由于在左右位线的互换上选择晶体管200需要额外的1级，且额外的电阻成分被附加到存储单元电流路径上，因而，位线的CR(电容电阻积)增加，过渡特性恶化，成为阻碍高速读出的主要因素。此外，在图10所示的现有例3的偏置电压施加电路中，PMOS的开关晶体管300的Vds(漏极·源极间电压)大致成为0V，因此，其导通电阻变高，在负载电路103的PMOS的栅电位变成与漏极电位相等之前需要时间。因此，其间，由于电流反射镜未正常工作，因而成为阻碍高速读出的主要因素。此外，现有例2和3的任一偏置电压施加电路的负载电路103都是非对称的，因此，在下一级感应放大器的输入节点的负载电容上就产生差值，存在由关联过渡响应特性不同而阻碍高速读出的危险。
技术实现思路
本专利技术是鉴于上述问题点而作出的，其目的在于，提供一种解决了上述非对称型负载电路的问题、能以完全对称型来实现高增益、可高速且稳定地进行读出工作的偏置电压施加电路以及具备该偏置电压施加电路半导体存储装置。为了达到上述目的的本专利技术涉及的偏置电压施加电路，其通过分别对从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元和参考存储单元来个别地施加规定的偏置电压，从而将对应于各个存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换为电压电平并输出，其第1特征在于，具有电流供给到上述选择存储单元一侧的第1偏置电路；电流供给到上述参考存储单元一侧的第2偏置电路，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，上述各偏置电路分别具有第1有源元件，其在电源节点和结合节点(junction node)之间控制电流，以便抑制上述结合节点的电压电平的变动；第2有源元件，其在电源节点和输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述结合节点的电压电平相反方向地变化；第3有源元件，在上述结合节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第4有源元件，在上述输出节点和上述电流本文档来自技高网...

【技术保护点】
一种偏置电压施加电路，其特征在于，具有：第１偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及　 　第２偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第１偏置电路和上述第２偏置电路分别具有相同的电路结构，该结构中具备：第１有 源元件，在电源节点和结合节点之间控制电流，以便抑制上述结合节点的电压电平的变动；第２有源元件，在电源节点和输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述结合节点的电压电平相反方向地变化；第３有源 元件，在上述结合节点和电流供给节点之间，将从上述第１有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；以及第４有源元件，在上述输出节点和上述电流供给节点之间，将从上述第２有源 元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平。...

【技术特征摘要】
JP 2004-2-9 31648/04;JP 2004-12-2 349252/041.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路分别具有相同的电路结构，该结构中具备第1有源元件，在电源节点和结合节点之间控制电流，以便抑制上述结合节点的电压电平的变动；第2有源元件，在电源节点和输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述结合节点的电压电平相反方向地变化；第3有源元件，在上述结合节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；以及第4有源元件，在上述输出节点和上述电流供给节点之间，将从上述第2有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平。2.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1有源元件和上述第2有源元件由P沟道MOSFET形成。3.如权利要求1所述的偏置电压施加电路，其特征在于，上述第3有源元件和上述第4有源元件由N沟道MOSFET形成。4.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1偏置电路的上述第1有源元件和上述第2偏置电路的上述第2有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第1偏置电路的上述第2有源元件由电流反射镜连接。5.如权利要求1所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力相同。6.如权利要求1所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力是不同的，上述第3有源元件和上述第4有源元件的电流供给能力是不同的。7.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1有源元件由源极与上述电源节点连接、栅极和漏极与上述结合节点连接的P沟道MOSFET形成，上述第2有源元件由源极与上述电源节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述结合节点连接的P沟道MOSFET形成，上述第3有源元件由源极与上述电流供给节点连接、漏极与上述结合节点连接、对栅极供给规定的中间电压的N沟道MOSFET形成，上述第4有源元件由源极与上述电流供给节点连接、漏极与上述输出节点连接、对栅极供给上述中间电压的N沟道MOSFET形成。8.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，分别具有第1有源元件，在第1电源节点和内部节点之间，控制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电源供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和输出节点之间，电流量与从上述电源供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第4有源元件，在结合节点和上述输出节点之间控制电流，以便抑制上述输出节点的电压电平的变动；第5有源元件，在结合节点和上述输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；以及第6有源元件，在第2电源节点和上述结合节点之间，在上述偏置电路工作时使上述第4有源元件和上述第5有源元件的工作有效，在上述偏置电路为非工作时使上述第4有源元件和上述第5有源元件的工作无效，上述第1偏置电路的上述结合节点和上述第2偏置电路的上述结合节点相连接。9.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1有源元件和上述第3有源元件由P沟道MOSFET形成，上述第2有源元件、上述第4有源元件、上述第5有源元件和上述第6有源元件由N沟道MOSFET形成。10.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1偏置电路的上述第4有源元件和上述第2偏置电路的上述第5有源元件由电流反射镜连接，上述第2偏置电路的上述第4有源元件和上述第1偏置电路的上述第5有源元件由电流反射镜连接，上述第1偏置电路的上述第1有源元件和上述第1偏置电路的上述第3有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第2偏置电路的上述第3有源元件由电流反射镜连接。11.如权利要求8所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第4有源元件和上述第5有源元件的电流供给能力相同，上述第1有源元件和上述第3有源元件的电流供给能力相同。12.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1有源元件由源极与上述第1电源节点连接、栅极和漏极与上述内部节点连接的P沟道MOSFET的方式形成，上述第2有源元件由源极与上述电源供给节点连接、漏极与上述内部节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成，上述第3有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述输出节点连接的P沟道MOSFET的方式形成，上述第4有源元件由源极与上述结合节点连接、栅极和漏极与上述输出节点连接的N沟道MOSFET的方式形成，上述第5有源元件由源极与上述结合节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述输出节点连接的N沟道MOSFET的方式形成，上述第6有源元件由源极与上述第2电源节点连接、漏极与上述结合节点连接、对栅极供给规定的工作控制电压的N沟道MOSFET的方式形成。13.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，分别具有第1有源元件，在第1电源节点和内部节点之间，控制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和第1结合节点之间，电流量与从上述电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第4有源元件，在第1电源节点和上述输出节点之间，电流量与从上述电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第5有源元件，在上述第1结合节点和第2结合节点之间控制电流，以便抑制上述第1结合节点的电压电平的变动；第6有源元件，在上述第2结合节点和上述输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；以及第7有源元件，在上述第2电源节点和上述第2结合节点之间，在上述偏置电路工作时使上述第5有源元件和上述第6有源元件的工作有效，在上述偏置电路为非工作时使上述第5有源元件和上述第6有源元件的工作无效，上述第1偏置电路的上述第2结合节点和上述第2偏置电路的上述第2结合节点连接。14.如权利要求13所述的偏置电压施加电路，其特征在于，上述第1有源元件、上述第3有源元件和上述第4有源元件由P...

【专利技术属性】
技术研发人员：森康通，吉本贵彦，渡边雅彦，安西伸介，野岛武，正木宗孝，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]