【技术实现步骤摘要】
本专利技术涉及半导体存储装置，尤其涉及对数据的输入输出路径要求具有非常高的数据传送速度的动态存储器(DRAM)。通常，在动态存储器中，将存储单元阵列分割成多个单元阵列(子阵列)，而且采用使其中的几个单元阵列同时动作的单元阵列分别运作的方式。这是因为这种方式能减少低级系统运作消耗电流占多数的位线的充放电电流。子阵列的分割数在很大的程度上要取决于运作速度。如果一个子阵列的规模大，则字线的容量会变得过大，其上升速度或下降速度会变慢，位线的容量会变得过大，位线对之间的电位差会变小，由读出放大器进行的位线电位的放大运作变慢，存储器芯片总体的运作速度变慢。因此，随着元件的微小化，DRAM的存储容量越大，子阵列的分割数就会有增大的趋势。另一方面，由于在计算机系统中要大量使用存储器，所以要求能以低价格制造DRAM。另外，在计算机行业中，微处理机(MPU)的运作速度和DRAM的运作速度的差距拉大，结果使两者之间的数据传送速度变成了左右系统总体性能的瓶颈。为了消除这种现象，已经进行过各式各样的改进，其中具有代表性的一种方法是为了弥补MPU的循环时间和主存储器的访问时间两者之间的...
【技术保护点】
一种动态存储器，其特征在于备有：多个子阵列（１１），其中含有分别按行列方式配置成的动态存储器单元阵列，且有连接在同一行存储单元上的多条字线及连接在同一列存储单元上的多条位线；多个读出放大器（１２），将其设置在上述各子阵列中，用来放大从所选定的行中的存储器读出的电位，控制上述各子阵列，分别使其同步运作，控制子阵列，使其在访问待机状态下仍能原样不动地保持读出数据，并将其作为高速缓冲存储器使用；存储块（１０），其中含有上述多个子阵列及多个读出放大器，其结构为：将一个子阵列和一个读出放大器沿存储器芯片的第１边交替重复配置，使读出放大器位于该重复方向的两端，从而使夹在两个子阵列中间的...
【技术特征摘要】
JP 1994-9-22 227639/941.一种动态存储器，其特征在于备有多个子阵列(11)，其中含有分别按行列方式配置成的动态存储器单元阵列，且有连接在同一行存储单元上的多条字线及连接在同一列存储单元上的多条位线；多个读出放大器(12)，将其设置在上述各子阵列中，用来放大从所选定的行中的存储器读出的电位，控制上述各子阵列，分别使其同步运作，控制子阵列，使其在访问待机状态下仍能原样不动地保持读出数据，并将其作为高速缓冲存储器使用；存储块(10)，其中含有上述多个子阵列及多个读出放大器，其结构为将一个子阵列和一个读出放大器沿存储器芯片的第1边交替重复配置，使读出放大器位于该重复方向的两端，从而使夹在两个子阵列中间的读出放大器能供上述两个子阵列分时使用，并沿垂直于上述第1边方向的存储器芯片的第2边分割成多个部分，通过上述多个部分的分割分割成多个存储体，构成运作受控的多个共有读出放大器；多条数据线(13)，分别与上述各子阵列相对应，是在平行于上述子阵列和读出放大器的存储器芯片的第2边上形成的，用来传输在相应子阵列中的上述保持数据的多个读出放大器中的被选定的列中的数据；以及多个数据输入/输出缓冲器(16)，它们对应于上述各存储体中的子阵列、配置在平行于存储器芯片的第1边上，用来...
【专利技术属性】
技术研发人员：高濑觉，樱井清史，荻原正毅，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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