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在ＤＲＡＭ中采用共有读出放大器结构和读出放大器高速缓冲方式，借以实现小面积化，从而提高高速缓冲存储器的找到命中率，缩短芯片内的数据总线、使数据传送高速化。其特征是备有：存储器芯片；数据线１３，用来传输保持在子阵列相应的读出放大器中的数据；以...
该专利属于株式会社东芝所有，仅供学习研究参考，未经过株式会社东芝授权不得商用。

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