有用改进位线预充电系统的分层位线结构的半导体存储器技术方案

一种半导体存储器件，包含一个主位线对（ＭＢＬ，／ＭＢＬ）、多个子位线对（ＳＢＬ，／ＳＢＬ）、多个选择晶体管对（Ｑｓ，／Ｑｓ）、多个字线（ＷＬ）、多个存储单元（ＭＣ）以及多个第一预充电电路（ＰＲＬ，Ｑｐ，／Ｑｐ）。各子位线沿主位线对排列成直线。选择晶体管连接在主位线对和相应的子位线对之间且根据规定的选择信号导通。字线排列成与各子位线相交。每一存储单元置于各子位线与字线的交点且连接到相应的子位线和字线。第一预充电电路对应于子位线对设置。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到一种半导体存储器件，更确切地说是涉及到带有分层位线结构的动态随机存取存储器(DRAM)中位线预充电电路的一种改进。为了以小的芯片面积来实现高的存储容量，通常提出了带有所谓分层位线结构的DRAM。在这种DRAM中，对应于一个主位线对，提供了多个子位线对，而且每一个子位线对都通过两个选择晶体管而连接于主位线。例如，日本专利公开第60—234296(1985)号公开了一种只将选定块中的子位线对连接到主位线对的技术。在带有此种分层位线结构的DRAM中，在数据读出之前也必须使主位线对和子位线对预充电到规定的预充电电压(中间电位Vcc/2)。然而，若对应于一个主位线对只有一个预充电电路，由于预充电电位是通过主位线对和选择晶体管而加于子位线对的，就需要很长的时间才能使子位线对达到规定的预充电电位。而且，非选定块中的子位线对从主位线对断开造成电学浮置态，因此，在非选定周期内即使子位线对被预充电到规定的预充电电位，其电位也被降低了。因此，主位线对和子位线对每次都须预充电，后者连接于前者。前述的第60—234296号日本专利公开既未公开也未建议对主位线对和子位线对进行预充电的方法。本文档来自技高网...

【技术保护点】
一种半导体存储器件，它包括：一个主位线对（ＭＢＬ，／ＭＢＬ）；多个沿上述主位线对排列的子位线对（ＳＢＬ，／ＳＢＬ）；多个对应于上述多个子位线对而提供的选择晶体管对（Ｑｓ，／Ｑｓ），每个晶体管连接在上述主位线对和相应的子位线对之间并根据规定的选择信号而导通；多个排列成与上述多个子位线对相交的字线（ＷＬ）；多个对应于上述多个子位线对的各个子位线和上述多个字线之间的交点而提供的存储单元（ＭＣ），每个存储单元连接到相应的子位线和相应的字线；以及用来使上述多个子位线对直接预充电到规定的预充电电位的预充电装置（ＰＲＬ，Ｑｐ，／Ｑｐ）。２．一种半导体存储器件，它包含：一个主位线对（ＭＢＬ，／ＭＢＬ）；以及多...

【技术特征摘要】
JP 1994-12-15 312064/941.一种半导体存储器件，它包括一个主位线对(MBL，/MBL)；多个沿上述主位线对排列的子位线对(SBL，/SBL)；多个对应于上述多个子位线对而提供的选择晶体管对(Qs，/Qs)，每个晶体管连接在上述主位线对和相应的子位线对之间并根据规定的选择信号而导通；多个排列成与上述多个子位线对相交的字线(WL)；多个对应于上述多个子位线对的各个子位线和上述多个字线之间的交点而提供的存储单元(MC)，每个存储单元连接到相应的子位线和相应的字线；以及用来使上述多个子位线对直接预充电到规定的预充电电位的预充电装置(PRL，Qp，/Qp)。2.一种半导体存储器件，它包含一个主位线对(MBL，/MBL)；以及多个对应于上述主位线对而提供的子位线对(SBL，/SBL)，上述多个子位线对的每一个都沿上述主位线对排列成直线，上述半导体存储器件还包括多个对应于上述多个子位线对而提供的选择晶体管对(Qs，/Qs)，每个晶体管连接于上述主位线对和相应的子位线对之间且根据规定的选择信号而导通；多个排列成与上述多个子位线对的各个子位线相交的字线(WL)；多个对应于上述多个子位线对的各个子位线与上述多个字线之间的交点而提供的存储单元(MC)，每个存储单元连接于相应的子位线和相应的字线；以及对应于上述多个子位线对而提供的多个第一预充电装置(PRL，Qp，/Qp)，每一预充电装置直接使相应的子位线对预充电到规定的预充电电位。3.根据权利要求2的半导体存储器件，还包括控制装置，用于在上述多个选择晶体管对中的一个处于导通态而另一个选择晶体管对处于关断态的过程中控制对应于与另一个选择晶体管对相应的子位线对的预充电装置，以便对相应的子位线对进行连续的预充电。4.根据权利要求2的半导体存储器件，还包括用来使上述主位线对预充电到上述规定的预充电电位的第二预充电装置(PRL0，Qp1-Qp4，/Qp1-/Qp4)。5.根据权利要求2的半导体存储器件，还包括用来平衡上述主位线对的各个主位线之间的电位的平衡装置(Qe1，/Qe1-Qe4，/Qe4)。6.一种半导体存储器件，它包括一个半导体衬底(10)；多个沿行的方向排列在上述半导体衬底上的存储单元块(B1，B2)；多个排列在上述半导体衬底上跨过上述多个存储器块的主位线对(MBL1，/MBL1-MBL4，/MBL4)；以及产生规定的预充电电位的预充电电位发生装置(20)，其中，上述多个存储单元块的每一个包括多个对应于上述多个主位线对而提供的子位线对(SBL11，/SBL11-SBL42，/SBL42)，上述多个存储单元块的每一个中，上述多个子位线对的每一个的各个子位线沿相应的主位线对排列成直线，其中，上述多个存储单元块的每一个还包含多个对应于上述多个子位线对而提供且根据规定的块选择信号而导通的选择晶体管对(Qs11，/Qs11-Qs42，/QS42)，每一选择晶体管对都连接在相应的主位线对和相应的子位线对之间，多个排列成与上述多个子位线对的各个子位线相交的字线(WL)，多个对应于上述...

【专利技术属性】
技术研发人员：筑出正树，鹤田孝弘，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[]