将数据写入电可擦可编程只读存储器阵列的方法技术

一种将数据写入ＥＥＰＲＯＭ存储器阵列的方法，该阵列的主存储芯体划分为多个存储页面和一个写高速缓冲存储器，该写高速缓冲存储器采用三个周期，其特征在于：（ａ）用户将字节长度数据输入所述写高速缓冲存储器；（ｂ）将多字节字从所选的主存储页面读回到写高速缓冲存储器；以及（ｃ）将多字节数据字从写高速缓冲存储器装回到主存储芯体。２．如权利要求１所述的方法，其特征在于，在用户输入周期内将长至字节长度数据单位的存储页面连续载入写高速缓冲存储器，而高速缓冲存储器标志位则对进入写高速缓冲存储器的每个新的字节长度数据单位进行激活。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体电可擦只读存储器(EEPROM)，尤其涉及该类器件的内部结构。
技术介绍
EEPROM具有电编程和擦除能力，且即使在电源去除后仍能保留其数据。然而，这种器件每个存储单元可以编程和擦除的次数会受到限制，一般局限于几千次编程和擦除周期。一个完整的存储单位，诸如一个字节或一组字节，在新的信息能被写入存储单位的任何一个位或一组位之前，必须持续一个擦除周期。全特征EEPROM乃为这样一些EEPROM，它们作为一个存储系统的部分，其储存单位长度相当于存储单元的一个字节，因而，一次就提供写入存取存储器一个字节的最小值。这允许将它们的编程和擦除周期仅仅局限于需要改变的那些字节，并由此提高存储元件的寿命。从用户的观点来看，由于其仅需对EEPROM交流以下数据，即希望编程和访问待存放的数据，故全特征EEPROM的字节寻址能力也使编程得到简化。然而，如果整个芯片需要重新编程，那么对每个改过的字节进行编程、擦除、然后重新编程可能需要较长的编程时间。此外，由于其较复杂的选择电路系统，全特征EEPROM在存储密度和成本有效性方面仍落后于其它半导体存储器技术。一个全特征EEPROM存储器系统包括存储单元的芯体阵列，每个单元包括一与可变阈值NMOS晶体管相串联的选择晶体管。该阵列结构成许多行和列，其交叉点就构成存储单元的地址位置。附图说明图1表示一个典型的现有技术的全特征EEPROM的芯体结构。一行存储单元由电耦合到一行中所有单元选择晶体管21之控制极的专用字线11所确定，它相当于可寻址空间中的一个存储页面。每个单元选择晶体管21连同串联的可变阈值晶体管19，构成一个能够存储一位信息的存储单元。当字线11激活时，选择晶体管21将其串联的可变阈值晶体管19电耦合到位线25上，后者用以读取存储在所述可变阈值晶体管19内的信息。由于全特征EEPROM的字节寻址能力，现有技术的全特征EEPROM的内部数据结构局限于8位，构成一个字节。将施加读取、编程和擦除电压于存储单元可变阈值晶体管19之控制极的读出线15截成几段，使8个相邻的存储可变阈值晶体管的控制栅极或一个字节27耦合在一起。这种数据结构需要为存储单元的每个字节采用额外的字节选择列线13和字节选择晶体管17，以便在编程期间，只有一个读出线段并由此只有一个字节可以通过字节选择列线和字节选择晶体管单独加以选择。该字节选择晶体管17需相对较大的硅片面积。此外，全特征EEPROM通常需要某种误差校正工具，为了检测和恢复8位数据字的一个丢失的位，需要4个奇偶位，而使芯体存储器面积增加约50％。上述传统的全特征EEPROM的结构特性使它的存储密度迄今局限于一兆位。快擦写(flash)EEPROM的出现对与全特征EEPROM有关的存储密度问题提供了某些解决方法。快擦写EEPROM每一存储单元采用一或两个晶体管，但虽不包含字节选择列线和字节选择晶体管。采用此方法，快擦写EEPROM取得比全特征EEPROM更紧凑的设计，但它们并不是字节可编程的。快擦写EEPROM具有由存储单元块或段组成的最小写入单元，通常，这些块包括一或多行存储阵列。快擦写EEPROM通过输出而不是通过字节对其各列分组。即所有字的各个位0都相邻近。这样，快擦写EEPROM就取消了全特征EEPROM的字节选择线和字节选择晶体管，由此可以实现较高的密度。然而，快擦写EEPROM的大存储块限制了整个芯片的寿命。为了对存储块的一个字节重新编程，首先必须将整个块读入一个暂时的保存存储器，通常为高速缓冲存储器，然后在保存的高速缓冲存储器内对上述字节进行编辑，在保存的高速缓冲存储器内的数据可以写回同一快擦写存储块之前，整个快擦写存储块在经历着擦除周期，这样就使许多存储单元处于不必要的擦除/写入周期，不能充分利用可用系统的高速缓冲存储器空间。另外，如果一次只有少数字节需要重编程，则对不必擦除/写入的额外字节的需要会增加快擦写芯片的平均编程时间。某些现有技术的器件已经试图在全特征EEPROM与快擦写EEPROM之间找到一种折衷。授权给Rao的第4949309号美国专利提供了一种芯片，它带有全特征和快擦写编程模式两者。该设计取消了传统EEPROM存储单元中的选择晶体管，以替换较复杂的字线解码方案，但保留了字节选择线和字节选择晶体管，并为每对字线配备了附加的大容量擦除线和大容量擦除晶体管。Radjy的第5191556号美国专利披露了一种将快擦写存储块的容量减小到单个存储页面，即存储单元之一行的方法。Talreja的第5317535号美国专利讨论了一种将EEPROM的数据格式从8位增加到16位的方案。Gupta的第5353248号美国专利描述了一种SRAM，具有在同一芯片上相等容量的备用快擦写存储器。这虽然简化了编程，但未能有效地利用快擦写存储器。Fujita等人的第5359569号美国专利在计算机插件板上结合了高速缓冲存储器和控制单元来进行对多个快擦写元件的存取管理，从用户的观点来看，它简化了对快擦写存储器的编程。本专利技术的目的在于提供一种EEPROM，它具有全特征功能，能够达到高密度，同时减少存储单元所经历紧张编程和擦除周期的次数。本专利技术的另一个目的在于改善全特征EEPROM的数据写-通速度。
技术实现思路
本专利技术为全特征结构中的区段可擦EEPROM提供一种新的内部结构。这种EEPROM的存储器阵列分割为存储页面，每个存储页面进一步划分为多个可选择擦除的页面区段。每个页面区段包含多个可独立读取-寻址的多字节数据字。该页面区段是最小的可编程-寻址的数据单位。页面区段的采用减少了存储页面内未选数据字节的数量，后者当同一存储页面内的另一个字节需要重编程时，必须经历擦除和编程周期。此外，相对于全特征EEPROM需要为存储单元的每个字节提供一条选择线和选择器件，本专利技术仅需要为多字页面区段提供一条选择线和选择器件。同样，本专利技术通过输出组织一个页面区段内的位，其中同一页面区段内的所有位0列都是相邻的，而不是如现有技术的全特征EEPROM那样通过字节进行，其中一个字节的位0至位7都必须相邻。现有技术的存储器采用误差校正编码ECC部件，一般每字节至少校正一位。本专利技术采用一种ECC部件，使每一多字节数据字校正一位，由此减少了每数据字节ECC位的数目。另外，对用户来说，本专利技术结合有对任何存储器字的自动刷新，该字需要采用ECC部件恢复任何错读的数据位。本专利技术结合一组锁存器，用以控制对页面区段读出线的激活。这使施加高压加到读出线同时维持字线上低的电压成为可能。本专利技术的结构可以同时编程和擦除一存储页面内的任一或全部页面区段，该存储页面实际上相应于一个存储芯体的行。这通过附加一个板上低电压写高速缓冲存储器加以实现，该写高速缓冲存储器在用户与主存储芯体之间起着缓冲器的作用。因这改进了写通时间，用户可以将连续的数据字快速写入高速缓冲存储器，故其改进了写通时间。写高速缓冲存储器具有与EEPROM存储芯体的多字节结构相关的多字节字结构。其容量相当于存储芯体的一个存储页面，但将数据流中的数据从字节水平变换为多字节字水平。写高速缓冲存储器以字节形式接收来自用户的数据，并通过使用字节标志保持所有新数据的踪迹。当用户结束输入新的数据时，最后锁存的新输入数据的行地址、高地址本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种将数据写入EEPROM存储器阵列的方法，该阵列的主存储芯体划分为多个存储页面和一个写高速缓冲存储器，该写高速缓冲存储器采用三个周期，其特征在于(a)用户将字节长度数据输入所述写高速缓冲存储器；(b)将多字节字从所选的主存储页面读回到写高速缓冲存储器；以及(c)将多字节数据字从写高速缓冲存储器装回到主存储芯体。2.如权利要求1所述的方法，其特征在于，在用户输入周期内将长至字节长度数据单位的存储页面连续载入写高速缓冲存储器，而高速缓冲存储器标志位则对进入写高速缓冲存储器的每个新的字节长度数据单位进行激活。3.如权利要求1所述的方法，其特征在于，通过采用两种载入模式，有选择地中断所述用户输入周期，而不影响所述的读回和载回周期，该两种载入模式包括第一种只载入模式，用以启动载入超时周期，在此期间，用户输入数据但不进入读回周期；第二种为最终载入和编程模式，用以当用户结束输入数据后进入读回周期，并有选择地直接进入读回周期，而无需用户输入数据；通过启动以下程序，有选择地中断所述用户输入周期；(a)在只载入模式开始时，如果在载入期间接收到中断，则保留载入周期并访问所述中断；(b)在从访问所述中断返回时，核实所述只载入模式是否仍有效，如果不有效，则启动另一只载入程序，如果仍有效，则判断规定的所述载入超时周期是否未期满，如果未期满，则在收到中断的位置上恢复载入，如果经历了大于规定的载入超时周期，则等待载入超时周期期满，此后，报废所有前面输入的数据，并重新启动另一只载入周期；以及(c)在结束载入时，要求最终载入和编程模式，并由此允许启动读回周期，而无需输入新的数据。4.如权利要求1所述的方法，其特征在于，每个读回周期具有四个阶段(a)阻塞写高速缓冲存储器，同时从所述存储页面内的存储块段产生待读取的多字节数据字地址，并将该多字节数据字提供给误差校正电路；(b)如果多字节数据字必须校正，则产生一有效误差位信号，且如果多字节数据字必须校正，则针对从中读取多字节数据字的存储区段，在所述读回周期的末尾采取擦除和重编程序的措施，以更新有缺陷的存储块段；(c)将误差校正电路的输出引导到写高速缓冲存储器的输入，鉴别高速缓冲存储器的标志位，以判断在所选地址中写高速缓冲存储器是否含有用户的输入数据；以及(d)如果高速缓冲存储器的标志位未被激活，表明在所选地址不存在用户输入数据，则启动写高速缓冲存储器为从所述误差校正电路引入的输出接收写入信号，如果高速缓冲存储器的标志位被激活，则阻塞写高速缓冲存储器接收写入信号，因而，所述从误差校正电路引入的输出将不再写入写高速缓冲存储器内。5.如权利要求4所述的方法，其特征在于，在读回周期内读取多字节数据字的整个主存储页面。6.如权利要求4所述的方法，其特征在于，所述引导将误差校正电路的输出到写高速缓冲存储器的输入包括将多字节数据字划分为单个的字节长度数据单位，并顺序地将多字节数据字的每个字节长度数据单元引导到写高速缓冲存储器的输入。7.如权利要求4所述的方法，其特征在于，在读回周期的末尾，启动擦除，以擦除带有以下两种地址的存储区段，即(1)相应于经由高速缓冲存储器的标志位所判断的，写入写高速缓冲存储器之新数据的地址，以及(2)相应于由所述有效误差位信号所判断的，经校正过的多字节数据字的地址。8.如权利要求1所述的方法，其特征在于，每个载回周期具有四个阶段(a)阻塞写高速缓冲存储器并产生与待写入主存储芯体的数据相对应的高速缓冲存储器地址；(b)启动写高速缓冲存储器并输出来自所述高速缓冲存储器地址上的内容；(c)将所述写高速缓冲存储器内容引导到奇偶性发生电路，用以产生与所述写高速缓冲存储器内容相对应的奇偶位；以及(d)将所述写高速缓冲存储器的内容和奇偶位编程...

【专利技术属性】
技术研发人员：乔治·斯马杜，埃米尔·兰布朗克，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：