半导体集成电路器件制造技术

一个存储器宏（ＭＭ），它是下列功能模块的组合：例如一个主放大器模块（１３），每个存储器体都独立工作的存储器体模块（１１），一个电源电路（１４）等。存储器宏（ＭＭ）的存储容量可以很简单地通过改变存储器体模块（１１）的数量来从大容量变到小容量。在存储器宏（ＭＭ）的存储器体模块（１１）中的控制电路（ＢＫＣＯＮＴＨ）有一个附加的地址比较功能（ＣＯＭＰ）。因此，能够高速地访问同一页而不用任何存储器宏（ＭＭ）外部的控制电路。另外，还提供了具有例如存储器访问顺序控制功能的模块（１７），并且，当进行存储器访问时，在输入／输出地址或数据的同时产生一个标识信息（ＩＤ）。因此，通过用ＩＤ来校验数据和地址之间的一致性以及控制存储器访问顺序从而改变地址输入顺序和数据输出顺序，可以实现高速的存储器访问。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种包括例如DRAM(动态随机存储器)器件等高集成度存储器的半导体集成电路器件，特别涉及一种适用于高集成度存储器快速存取的有效技术。
技术介绍
近年来，随着半导体制造技术的进步，LSI(大规模集成电路)器件的高度集成化已经成为可能。这也使得有可能将大容量存储器和大规模逻辑电路一起集成在一个半导体芯片上。就这种半导体芯片而言，很容易增加I/O数据线的数量，从而提高存储器和大规模逻辑电路之间的数据流量。这也使得有可能大大降低数据I/O操作的功耗，而且传送数据比在半导体芯片外部提供I/O引线驱动的情况下更快。因此，这种半导体芯片的优点可望在今后越来越多地加以利用。有一种将大容量存储器、大规模逻辑电路和高速运行的高速缓冲存储器集成在一起的半导体芯片，这种半导体芯片试图采用高速缓冲存储器来减少大容量存储器和大规模逻辑电路之间的工作速度差。例如，在“Toru Shimizu.等，“A Multimedia 32b RISC Microprocessorwith 16Mb DRAM”，1966IEEE International Solid-State CircuitsConference.Digest of Technical Papers pp.216-217(下文作为现有技术例1)”中描述了这样的半导体芯片。根据这个现有技术例1，一个32-位微处理器、2MB DRAM、和2KB高速缓冲存储器通过128-bit宽的内部总线互相连接。在传送128-位数据时，在微处理器和DRAM之间的操作在五个周期内结束，而在微处理器和高速缓冲存储器之间的操作在一个周期内结束。因此，在高速缓冲存储器命中时，数据传输周期数可减到1/5。技术方案例如，对于采用现有技术1所实现的组装在半导体芯片上的一个存储器，如连续读出功能、高速缓冲存储功能、存取控制功能等各种功能都是必不可少的。半导体芯片的容量也必须根据半导体芯片如何使用而改变。然而，大容量存储器和高速缓冲存储器在高速操作要求的区域都分别采用模拟电路。因此，当存储器的功能和容量要改变(即使是很小的变化)时，存储器本身的设计必须作很大的修改。而且，在采用现有技术1做成的半导体芯片的情况下，缩短技术规划决策和产品完成之间的TAT(转化时间)是很重要的。因此，为满足这个要求，增强功能、易于改变容量和缩短TAT这三点要求必须同时达到。另外，当高速缓冲存储器在这样的半导体芯片上用作高速存储器存取时，出现了下面的问题。当高速缓冲存储器命中时，高速存储器存取是有保障的。一旦不能命中，则存取主存储器，要花较长的时间，这将使CPU(中心处理单元)的工作受到很大限制。一般来说，如果在DRAM的单一页中存取连续地址，DRAM可以被相当快地存取。但如果在不同的另一页中存取(出现页面错误)，由于在这种情况下不可避免的目标地址的预充电等原因而使存取变慢。为解决这个问题而提出了采用多重备用结构的方法，因而回避了这种DRAM页面错误。这个方法是本申请的几位专利技术者在以前的申请(Japanese Patent No.08-301538(filed on November 13,1996))中提出的。然而，上述以前申请中提出的方法在随机存储器存取时不能避免这种页面错误。在这种情况下，本专利技术的一个目标就是要使设计具有各种功能和可变容量的存储器宏更加容易，集成在象微处理器和图象处理器那样的大规模逻辑电路中。本专利技术的另一个目标就是要提供一种能易于与微处理器和图象处理器那样的大规模逻辑电路接口的存储器。本专利技术还有另一个目标就是要提供能够减少如页面错误等损失的存储器。本专利技术上述的、其他和进一步的目标以及新特性将在本申请的描述和附图中清晰可见。下面对本申请中揭示的本专利技术的某些代表性条款作简要说明。为构成一个组装在半导体集成电路器件(芯片)内的存储器宏(MM)，要配备一个数据库(1)。该数据库(1)包含如存储体模块(10，11和12)，主放大器模块(13)，电源模块(14)，控制器模块(15)等这样一些功能块。为数据库(1)配备的每个功能块的构成要使得当该功能块紧邻其他单元放置时，其电源线和信号线能自动对接。这样，仅通过改变功能块的型号和数目分别构成大容量存储器和高速缓冲存储器，就有可能容易设计出具有各种功能和可变容量的存储器宏。存储体模块(11)中的控制器(BKCONTH)配有地址比较功能(COMP)，由此而构成存储器宏(MM3)。这便有可能构成一种当对单页存取时无须在存储宏本身以外提供任何控制器而能高速存取存储器宏。存储宏(MM4)是由许多存储器体模块(11)和一个用来控制存储体模块的控制器(17)组成。控制器模块(17)的组成要通过给每个地址和数据附加一个ID(识别字)使之互相对应来管理地址和数据。这便有可能改变地址输入次序和数据输出次序，甚至当出现页面错误而使地址在对应的数据之后进入时能更早地输出早期准备数据，使存储器存取变得更快。附图简要描述附图说明图1 是存储宏的结构及存储宏如何组成。图2 是DRAM存储体模块的结构。图3 是DRAM存储体模块控制器的结构。图4 展示DRAM存储体模块工作波形图5 是DRAM存储体模块和SRAM存储体模块间连接的例子。图6 是高速缓冲存储器存储体模块的结构。图7 是一个包含在高速缓冲存储器存储体模块中的命中/错误判断电路和控制电路的方块图。图8 展示在操作判断为命中时高速缓冲存储器存储体模块的工作波形。图9 展示在操作判断是错误时高速缓冲存储器存储体模块的工作波形。图10 是主放大器模块的方块图。图11 是电源电路模块的方块图。图12 是写数据缓冲模块和主放大器模块之间的连接例子。图13 是采用DRAM存储体模块的存储宏(第一个存储宏实例)的方块图。图14 是存储体控制电路模块的方块图。图15 展示存储宏第一实例的波形。图16 展示存储宏第一地址分配的例子。图17 展示采用SRAM存储体模块的存储宏(第二个存储宏实例)的工作波形。图18 是采用高速缓冲存储器存储体模块的存储宏(第三个存储宏实例)的方块图。图19 是高速缓冲存储器控制器的方块图。图20 展示第三个实例中存储宏的工作波形。图21 展示第三个实例中存储宏的地址分配例子。图22 展示第三个实例中存储宏的执行时间。图23 是配有带ID存取次序控制器的存储宏(第四个实例)方块图。图24 是带ID的存取次序控制器的方块图。图25 展示第三个实例中存储宏的工作波形。图26 展示第三个存储宏实例中高速缓冲存储器存储体模块的工作波形。图27 是另一个实例中带ID存取次序控制器的方块图。图28 是当地址信号ADDIN进入时发出地址ID信号AID数据流的流程图。图29 是当数据输出时发出数据ID信号DID数据流的流程图。图30 是表格MM-TABLE的方块图。图31 是多处理器系统的方块图。图32 是当地址信号ADDIN进入时发出地址ID信号AID数据流的流程图。图33 是数据输出时发出数据ID信号DID数据流的流程图。图34 是表格M-TABLE的方块图。图35 是采用地址ID信号控制处理器的流程图。图36 是采用数据ID信号控制处理器的流程图。图37 是表格CPU-TABLE的方块图。实现本专利技术的最佳模式(存储宏本文档来自技高网...

【技术保护点】
一种在半导体基片上具有存储器的半导体集成电路器件，所述存储器包括： 一种存储单元阵列； 一种连接到所述存储单元阵列的灵敏放大器块； 一种连接到所述存储单元阵列的行译码器； 一种连接到所述灵敏放大器块的列译码器；以及 一种用来控制所述存储单元阵列、所述行译码器、所述列译码器和所述灵敏放大器块的控制器； 其中所述控制器在下一个存储周期内另一个地址进入后保存一个存储周期内的一个地址。

【技术特征摘要】
1.一种在半导体基片上具有存储器的半导体集成电路器件，所述存储器包括一种存储单元阵列；一种连接到所述存储单元阵列的灵敏放大器块；一种连接到所述存储单元阵列的行译码器；一种连接到所述灵敏放大器块的列译码器；以及一种用来控制所述存储单元阵列、所述行译码器、所述列译码器和所述灵敏放大器块的控制器；其中所述控制器在下一个存储周期内另一个地址进入后保存一个存储周期内的一个地址。2.根据权利要求1的半导体集成电路器件，其中所述控制器还包括一个比较器并且所述比较器将一存储周期内的地址与下一个存储周期的另一个地址进行比较。3.根据权利要求2的半导体集成电路器件，其中所述控制器还包括一个输出电路并且所述输出电路输出一个信号，指示所述存储器的外部准备从所述存储器读出数据或对所述存储器写入数据。4.根据权利要求2的半导体集成电路器件，其中当开始一个读操作并且在所述比较器中的地址比较是匹配时，所述控制器不使数据从所述存储器阵列读出，而是将存储在所述灵敏放大器块内的数据输出到所述存储器的外部。5.根据权利要求2的半导体集成电路器件，其中当开始一个读操作并且在所述比较器内的地址比较为不匹配时，所述控制器从所述存储器阵列读数据。6.根据权利要求1的半导体集成电路器件，其中所述半导体集成电路器件包括不止一个所述存储器。7.根据权利要求6的半导体集成电路器件，其中所述多个存储器的每个控制器包括一个比较器，而该比较器将一存储周期内的地址与下一个存储周期的另一个地址进行比较。8.根据权利要求7的半导体集成电路器件，其中所述控制器还包括一种输出电路，所述输出电路输出一个第一信号，此信号指示所述存储器的外部准备从所述存储器读出数据或对所述存储器写入数据。9.根据权利要求8的半导体集成电路器件，当对所述多个存储器中的某一个开始读操作且在所述比较器内比较的两个地址匹配时，其中所述控制器使保存在所述灵敏放大器块内的数据输出到所述存储器的外部，而不从所述存储单元阵列读取数据。10.根据权利要求8的半导体集成电路器件，当对所述多个存储器中某一个的读操作开始，且在所述比较器内比较的两个地址不匹配时，其中所述控制器使数据从所述存储单元阵列中读取。11.根据权利要求8的半导体集成电路器件，还包括连接到所述多个存储器的公共位线、一种读放大器和一种写放大器，两种放大器都连接到所述公共位线上。12.根据权利要求11的半导体集成电路器件，还包括一种控制单元，且所述控制单元根据从每个所述多存储器发出的所述第一信号产生要对每个所述多存储器发出的第二个信号。13.根据权利要求12的半导体集成电路器件，其中每个所述多个存储器根据在读操作中的所述第二信号输出数据到所述公共位线。14.根据权利要求1...

【专利技术属性】
技术研发人员：鲇川一重，渡部隆夫，成田进，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]