在快擦写EEPROM中编程及过擦除更正模式中弱化位线漏电流的电路装置制造方法及图纸

本发明专利技术提供一种可以在编程和过度擦除操作中弱化位线漏电流的方法和一种快擦写存储器元件。快擦写存储器单元排列在Ｉ／Ｏ区块的阵列中，而Ｉ／Ｏ区块中有许多行和许多列。在共同阵列的源极连接和接地之间连接着一个电阻器阵列。电阻器阵列包含一组电阻器，每一组电阻器有一个编程模式电阻器和一个ＡＰＤＥ模式电阻器。当一条字线选择成编程或ＡＰＤＥ的模式时，有一个数据缓冲器可以将一个编程模式电阻器或一个ＡＰＤＥ模式电阻器切换至线路当中。这些电阻器的电阻值的选择，是为了使源极上的电压提升至存储器单元的所选择的门限电压之上，所以在编程或ＡＰＤＥ时，过度擦除的存储器单元不会提供漏电流至位线。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

广义来说，本专利技术涉及微电子集成电路的技术。详言之，是关于可编程半导体存储器的技术，更详言之，本专利技术是关于一种电路装置及方法，即可以在快擦写电可擦可编程只读存储器(Flash ElectronicallyErasable Programmable Read-Only Memory，EEPROM)中可编程及过擦除更正模式中弱化位线漏电流的电路装置及方法。前述类别的存储器有独立式的金属-氧化物-半导体(MOS)场效晶体管存储器存储单元，每一存储单元都包括一个源极、一个漏极、一个浮置栅极、以及一个控制栅极，而不同的电压施加于这些电极上，以便对这些存储单元进行如二进制0或1的写入或区块式擦除等的编程化动作。这些存储单元是以行列交错的阵列方式连接着，这些存储单元的控制栅极即排成一列，再连接到其所属的字线(word line)，而这些存储单元的漏极排成一行，连接到其所属的位线(bit line)。这些存储单元的源极彼此连接在一起。以上所述的连接方式即是一般熟知的NOR存储器结构。对一个存储单元进行编程的方法是在其上施加电压，一般是9至10伏特在控制栅极上，大约5伏特在漏极上，而源极则是接地，如此会迫使从漏极空乏区注入的热电子进入浮置栅极。一旦供编程化用的电压被移除了，注入的电子群即陷在浮置栅极内，产生负电压效应，因此会提高该存储单元的门限电压到大约比4伏特还高一些的数值。读取存储单元资料的方式是施加5伏特到控制栅极、1伏特到漏极所连接的位线，对源极接地，同时检测位线上的电流。如果该存储单元已经编程化，而它的门限电压是相对高值(4伏特)，那么位线上的电流会是零，即使不是零，也至少是非常低。如果该存储单元未经编程化或者是被擦除，而它的门限电压相对低值(2伏特)，那么控制栅极电压将会增强信道，因此位线上的电流会呈现相对高值。有多种擦除一个存储单元的方法，其中之一的方法是在源极施以相当高的电压(一般是12伏特)，控制栅极接地，而漏极是浮接的，这样的配置会使在编程化的过程中注入到浮置栅极的电子进行Fowler-Nordheim隧道效应，即从浮置栅极穿透像隧道一样的薄氧化层而进入源极。擦除一个存储单元也可以在控制栅极施以级数在-10伏特的负电压，5V在源极，而让漏极浮接。传统快擦写EEPROM存储单元配置的方式引起的问题是，有些存储单元会在其它存储单元尚未充分擦除前，它们却被过度擦除(over-erased)了，这个现象是牵就制造容许度的结果。在过度擦除的存储单元的浮置栅极里，电子会被驱除，而形成正极，结果使过度擦除的存储单元具有和空乏态晶体管(depletion mode transistor)一样的作用功能，即不能以在控制栅极施以正常的操作电压而将其关毕。这些具有空乏态晶体管作用的存储单元在往后的编程化和读取的操作中，会引起漏电流。更详细描述之，即在编程化和读取的操作中，一次只有一个字线会维持在高电位，而其它的字线则是接地，如前面已描述过，字线是和一列的存储单元的控制栅极连接着。然而，正电压是加在所有存储单元的漏极上，在此情况下，如果某一个未被选择到的存储单元的门限电压是零或负数，那么将会有漏电流在该存储单元的源极、信道、以及漏极之间流动。在典型的快擦写EEPROM中有大量的存储晶体管单元，譬如说512个晶体管单元，而它们漏极是接在分别的位线上。如果位于位线上有极多的存储单元汲取背景漏电流，那么位线上的漏电流总和可能会超过存储单元的读取电流，因此不能再读取在此位线上任何存储单元的状态，造成该存储器的失能。在阵列上位上的门限电压值会形成电压扰动，因此在擦除程序最小的存储单元上会有相对高的门限电压值VTMIN，而在过度擦除程序最大的存储单元上会有零或负值的最小可接受门限电压值VTMIN。门限电压值愈低意谓着门限电压值的分布范围愈广，也就是漏电流愈高。因此我们希望，是避免有过度擦除的存储单元，同时尽量降低门限电压分布情形到一个很低的范围，理想状况下，是所有的存储单元在擦除后，都有级数达到2伏特一样高的门限电压。在制造技术中，已为人熟知的方法是借助完成过度擦除的修正操作来降低门限电压的分布情形，该操作是对过度擦除程度最高的存储单元进行再编程化，即提高它们的门限电压。这种借助完成过度擦除的修正操作来降低门限电压的分布情形的操作，会使所有具有门限电压特性的存储单元的门限电压分布，保持在一个最小但是可接受的数值之上。此种过度擦除的修正操作即一般熟知的自动编程扰动法(Automatic Programming Disturb，APD)。一个较佳的APD方法可参考在美国专利编号5,642,311案件所揭示的自动编程扰动擦除法(Automatic Programming Disturb Erase，APDE)，该专利权属于Lee Cleveland，颁证于公元1997年6月24日，其标题为「适用于受限过度擦除及无法擦除和更正错误的快擦写存储器的过度擦除修正法」(OVERERASE CORRECTION FOR FLASHMEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASEVERIFY ERRORS)。该方法包括检测过度擦除的存储单元，然后在其上施以编程化用的脉冲，该脉冲就会使存储单元的门限电压回到可接受的数值。在一个擦除脉冲的引入后，首先是在一列列以存储单元和存储单元相临的基准上完成未充足擦除(under-erase)。位于第一列和第一行的存储单元会被寻址，而后擦除确认，擦除的方式是在控制栅极(字线)上施以4伏特，在漏极(位线)施以1伏特，源极是接地的，然后使用感测放大器去检测位线电流，以此决定该存储单元的门限电压是否超过某一特定的数值，譬如说，2伏特。如果该存储单元的门限电压超过2伏特，表示其是未充足擦除，而位线电流将会呈现低值。在这种情况下，一个擦除脉冲将会施加在所有的存储单元上，而第一个存储单元会再次被擦除确认。在每一个擦除脉冲都已引入之后，而在下一个擦除确认操作之前，过度擦除修正会在存储器的所有存储单元上完成。这些动作之后，进行的是在位线阵列上的过度擦除确认，方式是让字线接地，在第一条位线上施以1伏特，然后检测位线电流。如果电流超过事先设定的数值，则表示至少有一个连接到位线的存储单元是过度擦除，而会汲取漏电流。在这种情况下，一个过度擦除修正脉冲会加到该位线。加脉冲的方式是在位线上施以约5伏特，且维持该电压到一个事先设定好的时间长度，譬如说，100μs。在过度擦除修正脉冲施加完毕之后，位线又会被确认一次。如果位线的电流仍然偏高，表示尚残存有一个过度擦除的存储单元连接到该位线，因此另外一个过度擦除修正脉冲又会引入。如此的过程会依序在所有的位线中反复进行。如有必要，前面所叙述的过程会反复许多次，直到位线电流降低到事先设定好的数值，这数值要比读取电流低。然后，一样的过程会对第一列上其它的存储单元进行，接着在其下的一列及其下的其下一列等等进行，直到存储器的所有存储单元都已经擦除确认。借助每一个擦除脉冲之后的过度擦除修正的过程，有被修正的存储单元的过度擦除程度会被降低，因而改善了该存储单元的容忍度。再者，因为经过每一个擦除脉冲，会修正过度擦除的存储单元，位线电流也会在擦除确认的过本文档来自技高网...

【技术保护点】
一种半导体存储器元件，该存储器元件包括： 排列在ｎ个Ｉ／Ｏ区块阵列中的快擦写存储器单元，每一个Ｉ／Ｏ区块具有ｍ行和ｐ列； 连接到一条位线上的每一行中每一个快擦写存储器单元的漏极； 连接到一条字线上的每一列中每一个快擦写存储器单元的控制栅极； 连接到共同阵列的源极连接点上阵列中的每一个快擦写存储器单元的源极； 连接到数据缓冲器和逻辑线路元件上ｎ个Ｉ／Ｏ区块中每一个区块的每一条位线；以及 在共同阵列的源极连接点和接地之间连接电阻器阵列。

【技术特征摘要】
US 1999-10-13 09/417,273;US 1999-8-13 60/148,7791.一种半导体存储器元件，该存储器元件包括排列在n个I/O区块阵列中的快擦写存储器单元，每一个I/O区块具有m行和p列；连接到一条位线上的每一行中每一个快擦写存储器单元的漏极；连接到一条字线上的每一列中每一个快擦写存储器单元的控制栅极；连接到共同阵列的源极连接点上阵列中的每一个快擦写存储器单元的源极；连接到数据缓冲器和逻辑线路元件上n个I/O区块中每一个区块的每一条位线；以及在共同阵列的源极连接点和接地之间连接电阻器阵列。2.如权利要求1所述的半导体存储器元件，其特征在于电阻器阵列包含该n个I/O区块当中每一个I/O区块的一组电阻器。3.如权利要求2所述的半导体存储器元件，其特征在于所述n个I/O区块当中每一个I/O区块的一组电阻器包含一个编程模式电阻器和一个编程模式开关；以及一个自动编程扰动擦除(APDE)模式电阻器和一个APDE模式开关。4.如权利要求3所述的半导体存储器元件，其特征在于进一步包含给n个I/O区块的每一个I/O区块之用，而在数据缓冲器和逻辑线路元件之间的连接，和给每一个对应的I/O区块之用的编程模式开关；以及给n个I/O区块的每一个I/O区块之用，而在数据缓冲器和逻辑线路元件之间的连接，和给每一个对应的I/O区块之用的APDE开关。5.如权利要求4所述的半导体存储器元件，其特征在于进一步包含每一个数据缓冲器和逻辑线路元件中的切换电路，该切换电路是在对一条位线中的某一个存储器单元进行编程时，用来关闭其对应的编程模式开关，该位线是由该数据缓冲器和逻辑线路元件所控制；以及每一个数据缓冲器和逻辑线路元件中的切换电路，该切换电路是在对一条位线中的某一个存储器单元进行APDE时，用来关闭其对应的APDE模式开关，该位线是由该数据缓冲器和逻辑线路元件所控制。6.一种可以弱化半导体存储器元件中位线漏电流的方法，该半导体存储器元件中的快擦写存储器元件包含排列在...

【专利技术属性】
技术研发人员：科林比尔，SS海德特，J苏溪彰，陈为汉，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]