延迟锁定回路电路制造技术

本发明专利技术提供一种延迟锁定回路（ＤＬＬ）电路和一种同步内存装置，尽管快速重复进入省电模式／自省电模式退出，但是该ＤＬＬ电路和该同步内存装置可在省电模式中执行稳定操作。该同步内存装置在正常模式和省电模式中操作。当退出省电模式时，延迟锁定回路（ＤＬＬ）产生具有冻结锁定信息的ＤＬＬ时钟。当进入省电模式之后历时预定时间时，控制器排除ＤＬＬ的相位更新操作，从而为在正常模式下进行的相位更新操作获得时间裕度。

【技术实现步骤摘要】

本专利技术涉及一种同步动态随机存取存储器(DRAM)的延迟锁定回路(delay locked loop，DLL)电路，更具体地，本专利技术涉及一种在省电(powerdown)模式(用于半导体装置的低功率操作)下执行稳定操作的DLL电路。
技术介绍
诸如双倍数据速率同步DRAM(DDR SDRAM)的同步半导体内存装置通过使用与自诸如内存控制器的外部装置输入的外部时钟信号同步锁定的内部时钟信号而与外部装置一起执行数据传输。参考时钟信号与数据之间的时间同步对于稳定地传输内存装置与内存控制器之间的数据是重要的。为了稳定地传输数据，通过补偿不可避免地由每一部件的数据传输与被加载到总线中的数据之间的时间差引起的延迟时间，将该数据应精确定位于时钟的边缘或中心。用于补偿延迟时间的时钟同步电路为相位锁定回路(PLL)或延迟锁定回路(DLL)。若外部时钟信号频率不同于内部时钟信号频率，则需利用倍频功能(frequency multiplying function)。因此，此情况中主要使用该PLL。相反，若外部时钟信号的频率与内部时钟信号的频率相等，则使用该DLL。DLL电路通过补偿时钟延迟分量(其本文档来自技高网...

【技术保护点】
一种具有正常操作模式和省电操作模式的同步内存装置，其包含：延迟锁定回路（ＤＬＬ），其用于当退出该省电模式时产生具有冻结锁定信息的ＤＬＬ时钟；和控制器，其用于当进入该省电模式之后历时预定时间时排除该ＤＬＬ的相位更新操作，从而为 在该正常模式下进行的相位更新操作获得时间裕度。

【技术特征摘要】
KR 2005-9-29 91671/05;KR 2005-12-2 117122/051.一种具有正常操作模式和省电操作模式的同步内存装置，其包含延迟锁定回路(DLL)，其用于当退出该省电模式时产生具有冻结锁定信息的DLL时钟；和控制器，其用于当进入该省电模式之后历时预定时间时排除该DLL的相位更新操作，从而为在该正常模式下进行的相位更新操作获得时间裕度。2.如权利要求1的同步内存装置，其中该DLL包括时钟缓冲器，该时钟缓冲器通过缓冲外部时钟来产生内部时钟，从而基于该内部时钟执行该相位更新操作。3.如权利要求2的同步内存装置，其中该控制器控制该时钟缓冲器的驱动。4.一种延迟锁定回路，其包含省电模式控制器，其用于响应于时钟启用信号，来产生确定省电模式的起始和终止的第一控制信号；时钟缘延迟单元，其用于当进入该省电模式时接收且延迟该第一控制信号，且将该经延迟的第一控制信号作为第二控制信号予以输出；时钟缓冲器，其用于响应于该第二控制信号来缓冲外部时钟信号，且将该经缓冲的外部时钟信号作为内部时钟信号予以输出；和相位更新单元，其用于执行该内部时钟信号的相位更新操作。5.如权利要求4的DLL，其中当进入该省电模式时，该时钟缘延迟单元延迟该第一控制信号的时钟缘。6.如权利要求4的DLL，其中当退出该省电模式时，该时钟缘延迟单元在不延迟该第一控制信号情况下输出该第二控制信号。7.如权利要求4的DLL，其中该时钟缘延迟单元包括信号延迟单元，其用于基于该第一控制信号输出被延迟预定时间的信号，该信号与该第一控制信号同相；和逻辑单元，其用于接收该信号延迟单元的输出信号和该第一控制信号，以输出该第二控制信号。8.如权利要求7的DLL，其中该信号延迟单元包括串联连接的多个反转器；和连接于相应反转器之间的多个电容器。9.如权利要求7的DLL，其中该逻辑单元包括与非门，其用于接收该信号延迟单元的该输出信号和该第一控制信号；和反转器，其用于使该与非门的输出信号反转，且将该经反转的信号作为该第二控制信号予以输出。10.如权利要求4的DLL，其中该省电模式控制器接收该时钟启用信号，使得当进入该省电模式时输出具有第一逻辑电平的该第一控制信号，且当退出该省电模式时输出具有第二逻辑电平的该第一控制信号。11.如权利要求10的DLL，其中该省电模式控制器包括第一反转器，其用于使该时钟启用信号反转；与非门，其用于接收该第一反转器的输出信号和闲置信号，在该省电模式中，该闲置信号的相位与该时钟启用信号的相位相反；和第二反转器，其用于使该与非门的输出信号反转，且将该经反转的信号作为该第一控制信号予以输出。12.如权利要求4的DLL，其中该时钟缓冲器包括差动放大器，其用于放大该外部时钟信号与经反转的外部时钟信号之间的电压差；和输出单元，其用于基于该差动放大器的输出信号和该第二控制信号，来输出该内部时钟信号。13.如权利要求12的DLL，其中该输出单元包括第一反转器，其用于使该第二控制信号反转，以输出经反转的第二控制信号；第二反转器，其用于使该差动放大器的该输出信号反转，以输出经反转的输出信号；传输门，其用于响应于该差动放大器的该输出信号和该第二反转器的该经反转的输出信号，...

【专利技术属性】
技术研发人员：崔勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]