本发明专利技术涉及一种相变存储器读、写操作可调脉宽控制电路的设计方法，属于微电子学领域。特征在于利用环形振荡器输出周期信号控制计数器，通过计数的方式获得脉冲宽度或调节脉冲宽度。本发明专利技术能够在不耗费芯片面积的前提下大幅度提升脉宽调节范围及精度，同时与相变内存读写驱动电路相集成，实现读、写、擦存储过程对电流脉冲不同脉高与脉宽的要求。在脉高与脉宽高精度的前提下，极大地提升存储操作的重复性，有效地提高存储寿命，同时有效避免纳米加工工艺波动出现误读的可能。所设计的电路结构简单，实现方便，不增加电路结构设计的复杂性。本发明专利技术是对传统脉冲控制电路耗费芯片面积大、输出脉宽不精确等方面进行改进。
【技术实现步骤摘要】
本专利技术涉及一种， 属于微电子领域。
技术介绍
硫系化合物随机内存(C-應，Chalcogenide-Random Access Memory) 技术是基于S. R. 0vshinsky在20世纪六、七十年代提出的奥弗辛斯基电子效应 建立起来的，又被命名为奥弗辛斯基电效应统一内存(OUM—Ovonics Unified Memory) (OVSHINSKY S R. Reversible electrical switching phenomena in disordered structures [J]. Phys Rev Lett, 1968， 21 (20): 1450-1452)。 随着纳米制备技术和工艺的发展，器件中材料的尺寸可縮小到纳米量级，材 料发生相变所需的电压大大降低、功耗减小。在研发下一代高性能不挥发存 储技术的激烈竞争中，相变内存在读写速度，读写次数，数据保持时间，单 元面积，功耗等方面的诸多优势显示了极大的竞争力，得到了较快的发展。相变内存的读、写操作就是在器件单元上施加不同宽度和高度的电压或 电流脉冲信号复位操作(RESET),当加一个短且强的脉冲信号使器件单元 中的相变材料温度升高到熔化化温度以上后，再经过快速冷却从而实现相变 材料从多晶态到非晶态的转换，即0态到1态的转换；置位操作(SET)， 当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结 晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的 转换，即1态到0态的转换；读操作，当加一个对相变材料的状态不 会产生影响的很弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状 态。如图1所示。相变内存写操作的特殊性在于其对脉冲电流的宽度十分敏感。以RESET 电流为例，RESET脉冲电流的宽度必须高于某一个特定值才能使相变存储单 元有效融化，同时又不能过高，必须低于某一个值以防止材料薄膜破裂，从 而构成了一个RESET电流脉宽窗口。在大规模存储单元数组中，过长的位线 会引起电容效应。图2示例了一个长位线的数组结构，写驱动源位于位线的 最底部。由于位线本身的电容效应，写驱动电平流经位线到达较远的存储单 元选通管栅端时，其选通管开启时间将会因为位线电容较大而变得缓慢，即 实际到达存储单元上的脉冲宽度将会比脉冲发生器发出的脉宽小。相变单元 离驱动电路越远，则实际达到的脉冲宽度越小。如果写驱动电流宽度在设计 上满足了较近的单元的RESET脉宽窗口，可能较远的单元无法得到足够宽的 脉宽；反过来，如果满足了较远单元的RESET脉宽窗口，那么最近的单元可 能冲出RESET脉宽上限，从而引起相变存储单元击穿等一系列不可测因素。如图2所示，要使处于不同行的相变存储单元获得相同的脉冲宽度，那 么驱动电路应该针对每一行发出一个特定宽度的脉冲。这个脉冲宽度应该是 由近及远(相对驱动电路)依次增加。通过对地址位进行译码，并将译码信 号传送至脉宽控制电路。脉宽控制电路通过调节脉宽可以精确控制每一行存 储单元上的脉冲宽度。这是目前解决这一问题的普遍方法。这需要提供一个 精确可调的脉宽控制电路，其不仅要能够提供范围较大的脉宽调节范围，同 时也要保证脉宽的精确性。另外，相变内存所要求的脉冲信号脉宽较大。脉宽控制电路如利用传统 的反相器级联方式实现，需要耗费大量的晶体管，由此电路面积及复杂性大 大加大了。同时较长的反相器延迟线受寄生效应影响较大，因此也会引起脉 宽控制的不精确，从而无法满足相变存储单元读写操作高精度的要求。
技术实现思路
本专利技术的目的在于提供一种对相变内存器件单元读、写操作可变脉宽控 制电路的设计方法，该脉宽控制电路在不增加芯片面积及功耗的前提下，使 得脉宽能够在极大的范围内进行精确调节，同时与相变内存读写驱动电路相 集成，实现读、写、擦存储过程对电流脉冲不同脉高与脉宽的要求。本专利技术提供的一种相变内存读、写操作的可调脉冲电路设计方法，其特 征在于将环形振荡器输出的周期信号传送至计数器，计数器首先进行计数， 一旦达到计数的要求，计数器即将有效的信号传送至输出端。这样利用较少 的晶体管构成的环形振荡器配合同样晶体管数量不多的计数器就能够输出比 较大的脉冲宽度，等于是重复性的利用了现有的晶体管，从而能够在不消耗 大量芯片面积的前提下，得到满足相变内存要求的脉冲宽度。本专利技术最为核心的部分是一个能够提供单个边沿延迟的延迟模块。在输 入信号到来之时，环形振荡器开始工作，输出的周期信号控制计数器，有效 信号必须在计数器计数达到设定值后传送至输出信号，从而输出信号有效比 输入信号产生晚了一定的时间。在输入信号结束时，立刻将计数器复位，同 时输出信号也立即复位，所以，输出信号与输入信号是同时结束的。本专利技术 能够提供单个边沿延迟的延迟模块。所述的环形振荡器是由延迟模块和反相 器首尾相接构成的。本专利技术通过计数的方式决定输出脉宽的大小或调节脉冲宽度，脉宽调节 的方式并不依赖于连入电路中的晶体管数目，同时，本专利技术所消耗的晶体管 数目较少。综合以上两点原因，本专利技术能够消除因串联晶体管数目较多而引 起的寄生效应，从而使得调控脉宽的精确性大大提高。本专利技术所有控制信号都是数字信号。脉宽的大小完全是由多位数字信号 决定的。这些数字信号通过脉宽控制电路中多路选通开关控制最终的输出脉 宽。由此，脉宽的控制信号可直接适应同样为数字信号的相变存储器的地址 信号，实现了根据相变存储器的地址信号输出脉冲的目的。本专利技术所用模块包括反相器、多路选通开关、D触发器、与非门、缓 冲器。所有模块都是集成数字电路中最常用的模块，结构简单，实现方便， 不存在工艺无法实现的问题。附图说明图1为相变内存读、写、擦脉冲示意图图2为相变存储单元数组结构示意3为本专利技术提供的脉宽控制核心模块电路原理图。其中101为三态控制门、102为延迟模块、103为反相器、104为触发器、105为多路选通开关 图4为本专利技术提供的核心模块110的Hspice模拟仿真结果 图5为本专利技术提供的脉宽控制电路100 图6为本专利技术涉及的延迟模块电路原理图 图7为本专利技术涉及的改进后的脉宽控制核心模块电路原理图 图8为本专利技术涉及的改进后的脉宽控制电路原理图具体实施例方式以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术 的限定。实施例1图3为本专利技术提供的脉宽控制核心模块110。输入信号IN通过控制开关 101及D触发器104的复位端。初始情况，IN将开关101打开并且将D触发 器全部复位，此时输出OUT为O。当输入信号IN有效时，控制开关101闭 合，延迟模块102及反相器103首尾相接构成了环形振荡器，开始输出周期 信号，同时D触发器开始工作。这时周期信号的周期等于延迟模块产生延迟 的2倍。该周期信号传送至多个串接的D触发器CLK端。D触发器只允许 D端信号在CLK上跳沿传输。假设多路选择开关105设置选通信号a，那么 图3最左边的D触发器D端的A信号要传送至OUT端，就必须经过四个D 触发器，即四个时钟周期的上跳沿。换言之，从输入信号有效到输出信号改 变(0-1)，这之间经历了 4x2=8倍延迟模块延迟时间。这等于反复利用了延 迟模块102，使得延迟时间成倍地增长。适当的增加D触发器的数量本文档来自技高网...
【技术保护点】
一种相变内存读、写操作可调脉宽的控制电路的设计方法，其特征在于利用环形振荡器输出周期信号控制计数器，通过计数的方法获得脉冲宽度或调节脉冲宽度；所述的环形振荡器是由延迟模块和反相器首尾相接构成的。
【技术特征摘要】
1、一种相变内存读、写操作可调脉宽的控制电路的设计方法，其特征在于利用环形振荡器输出周期信号控制计数器，通过计数的方法获得脉冲宽度或调节脉冲宽度；所述的环形振荡器是由延迟模块和反相器首尾相接构成的。2、 按权利要求1所述的相变内存读、写操作可调脉宽的控制电路的设计 方法，其特征在于通过控制计数器的计数大小控制有效信号传送到输出端的 时间，从而控制脉冲宽度。3、 按权利要求1所述的相变内存读、写操作可调脉宽的控制电路的设计 方法，其特征在于所述的延迟模块为单个边沿延迟的延迟模块。4、 按权利要求1所述的相变内存读、写操作可调脉宽的控制电路的设计 方法，其特征在于所述的脉冲宽度的大小是由多位数字信号决定的；脉宽调 节不依赖于连入电路中的晶体管数目。5、 按权利要求4所述的相变内存读、写操作可调脉宽的控制电路的设计 方法，其特征在于多位数字信号通过脉宽控制电路中多路选通开关控制最终 的输出...
【专利技术属性】
技术研发人员：宋志棠，丁晟，刘波，封松林，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]
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