多沟道槽栅MIS结构的高电子迁移率晶体管及制作方法技术

本发明专利技术涉及一种多沟道槽栅MIS结构的高电子迁移率晶体管及制作方法，高电子迁移率晶体管包括：衬底、若干层异质结结构、源电极、漏电极、介质层和栅电极，若干层异质结结构依次层叠在衬底上，且若干层异质结结构中开设有栅槽，栅槽将若干层异质结结构形成的二维电子气隔断；源电极嵌入若干层异质结结构的一端；漏电极嵌入若干层异质结结构的另一端；介质层位于栅槽中以及若干层异质结结构的表面上，一端与源电极接触，另一端与漏电极接触；栅电极位于栅槽中且位于介质层上。该高电子迁移率晶体管引入槽栅MIS结构，避免了平面结构因为底部二维电子气距离栅极过远而引起的器件栅控能力减弱的问题，可以在较大的阈值电压下实现较大的饱和电流。大的饱和电流。大的饱和电流。

【技术实现步骤摘要】
多沟道槽栅MIS结构的高电子迁移率晶体管及制作方法


[0001]本专利技术属于半导体器件结构与制作领域，具体涉及一种多沟道槽栅MIS结构的高电子迁移率晶体管及制作方法。

技术介绍

[0002]继第一代半导体Si和Ge以及第二代半导体GaAs之后的以GaN为代表的第三代半导体材料，因其优良的特性，在现代电子
具有得天独厚的应用优势。GaN因为禁带宽度大，击穿电场高，电子饱和速度大使其具有耐高温，耐高压，抗辐射的优良特性。这些优良的特性使得第三代半导体GaN在电力电子领域的应用具有极强的竞争力。特别是GaN与AlGaN材料结合，因为其自身所具有的自发极化和两者结合产生的压电极化效应，在结合成异质结之后，可以在异质结界面形成具有极高迁移率的二维电子气，而且形成的电子气密度可以通过调节AlGaN势垒层的厚度和Al组分进行调控。以这一异质结为基础制备的高电子迁移率晶体管(HEMT)器件，在高频大功率方面具有十分巨大的应用空间。尤其是多沟道结构的GaN基HEMT器件因其所具有的大电流特性，在电力电子领域十分具有优势。所以，近年来对多沟道器件的研究十分广泛，是国内外研究者都比较关注的研究方向。
[0003]2005年，Rongming Chu等人报道了AlGaN/GaN/AlGaN/GaN材料结构，同时制作完成了双沟道的HEMT器件。由于该结构有两个GaN层作为沟道层，被称为双沟道AlGaN/GaN异质结。通过实验证明，双沟道中最邻近栅的沟道可以在高温、高压、高频等方面有屏蔽底层沟道少受影响的作用。与单沟道AlGaN/GaN异质结相比，双沟道AlGaN/GaN异质结可以有更高的2DEG总密度，这使得器件饱和电流大幅度增加，对于功率应用的器件，饱和电流的提高至关重要。但是双沟道AlGaN/GaN异质结材料总势垒层厚度增加，使得器件栅与下面的沟道距离增大，这样降低了栅控能力，器件跨导峰值有所下降。
[0004]2013年，鲁明等人对三沟道AlGaN/GaN异质结材料的结构仿真、材料生长、器件制备等进行了进一步的研究。随着沟道数量的增加，由AlGaN/GaN组成的异质结的层数也增多，使得器件源漏之间有三层的二维电子气层并联在源漏之间，这样更进一步降低了沟道电阻，提高了器件源漏电流。但是，随着沟道数量的增加，离栅极越远的沟道受到的控制越弱，栅极电压的控制力下降引起跨导峰值下降，器件增益下降；而且由于栅控能力的下降，引起阈值电压的负向移动很大，因此，栅极对多个沟道的控制能力的提高成为挑战。
[0005]为了克服因为沟道数目增加而引起的栅控能力减弱的情况，研究者采用纳米沟道三维栅结构制作AlGaN/GaN HEMT器件，相对于普通GaN基HEMT结构，具有较多的优势。纳米沟道三维栅结构最大的优点就是采用了三维立体结构，由栅极将沟道从三个方向包裹了起来，沟道在三个方向都能受到栅极的较好控制，使得器件在沟道长度很短时，提高栅控能力，改善短沟道效应，降低关态泄漏电流。在高速高频应用方面，FinFET结构器件具有低的泄漏电流和良好的亚阈值特性。
[0006]蔡勇等人报道了纳米沟道阵列AlGaN/GaN HEMT。三面环栅的纳米沟道三维栅结构大大增强了栅极的控制能力。沟道中发生的应力弛豫减小了异质结处的压电极化，使存在
于异质结附近的电子气浓度下降，使得阈值电压会正向偏移。随着纳米沟道宽度的减小，器件的峰值跨导逐渐增大，并且具有纳米沟道阵列器件的跨导比常规器件都大，峰值跨导增大55％。但是由于FinFET结构器件具有纳米量级的栅宽，而栅宽的缩小使得源漏电流明显下降，器件的电流驱动能力下降，不利于器件在大功率方面的应用。同时，要制作Fin结构，对工艺来说也具有比较大的挑战，Fin的刻蚀对刻蚀工艺条件的控制要求比较严苛，工艺稳定性不好控制，因此制备出来的Fin结构器件在稳定性上有待提高。
[0007]因此，当FinFET结构与多沟道HEMT器件相结合时，FinFET结构的使用会损耗沟道中载流子的浓度，从而使器件电流减小，也很难完全的发挥出多沟道结构引入的大量载流子的特性。同时，FinFET结构工艺复杂，对工艺要求较高，进一步增加了工艺的复杂度，以目前的工艺条件很难实现高质量器件的制备以及大批量制造。

技术实现思路

[0008]为了解决现有技术中存在的上述问题，本专利技术提供了一种多沟道槽栅MIS结构的高电子迁移率晶体管及制作方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0009]本专利技术实施例提供了一种多沟道槽栅MIS结构的高电子迁移率晶体管，包括：衬底、若干层异质结结构、源电极、漏电极、介质层和栅电极，其中，
[0010]所述若干层异质结结构依次层叠在所述衬底上，且所述若干层异质结结构中开设有栅槽，所述栅槽将所述若干层异质结结构形成的二维电子气隔断；
[0011]所述源电极嵌入所述若干层异质结结构的一端；
[0012]所述漏电极嵌入所述若干层异质结结构的另一端；
[0013]所述介质层位于所述栅槽中以及所述若干层异质结结构的表面上，其一端与所述源电极接触，另一端与所述漏电极接触；
[0014]所述栅电极位于所述栅槽中且位于所述介质层上。
[0015]在本专利技术的一个实施例中，所述异质结结构的层数大于或等于4。
[0016]在本专利技术的一个实施例中，所述异质结结构包括本征层和势垒层，其中，所述势垒层位于所述本征层上。
[0017]在本专利技术的一个实施例中，所述本征层的材料包括GaN，位于所述衬底上的所述本征层的厚度为200nm，位于所述势垒层上的所述本征层的厚度为20～50nm。
[0018]在本专利技术的一个实施例中，所述势垒层的材料包括Al
x
Ga1‑
x
N，厚度为10～30nm，其中，x为10％～25％。
[0019]在本专利技术的一个实施例中，所述介质层的材料包括Si3N4、AlN、Al2O3、HfO2、BN、La2O3中的一种或多种，厚度为5～30nm。
[0020]本专利技术的另一个实施例提供了一种多沟道槽栅MIS结构的高电子迁移率晶体管的制作方法，包括步骤：
[0021]S1、在衬底上重复制备异质结结构，形成依次层叠的若干层异质结结构，每个所述异质结结构形成二维电子气；
[0022]S2、在所述若干层异质结结构的一端制备源电极，另一端制备漏电极；
[0023]S3、刻蚀所述若干层异质结结构，形成栅槽，所述栅槽将所述若干层异质结结构形成的二维电子气隔断；
[0024]S4、在所述栅槽中和所述若干层异质结结构的表面上制备介质层；
[0025]S5、在所述介质层上制备栅电极。
[0026]在本专利技术的一个实施例中，步骤S1包括：
[0027]S11、利用金属有机物化学气相淀积工艺，在所述衬底上依次生长本征层和势垒层，形成一个异质结结构；
[0028]S22、在所述异质结结构上重复生长所述本征层和所述势垒层，得到所述若干层异质结结构。
...

【技术保护点】

【技术特征摘要】
1.一种多沟道槽栅MIS结构的高电子迁移率晶体管，其特征在于，包括：衬底(1)、若干层异质结结构(2)、源电极(3)、漏电极(4)、介质层(5)和栅电极(6)，其中，所述若干层异质结结构(2)依次层叠在所述衬底(1)上，且所述若干层异质结结构(2)中开设有栅槽(23)，所述栅槽(23)将所述若干层异质结结构(2)形成的二维电子气隔断；所述源电极(3)嵌入所述若干层异质结结构(2)的一端；所述漏电极(4)嵌入所述若干层异质结结构(2)的另一端；所述介质层(5)位于所述栅槽(23)中以及所述若干层异质结结构(2)的表面上，其一端与所述源电极(3)接触，另一端与所述漏电极(4)接触；所述栅电极(6)位于所述栅槽(23)中且位于所述介质层(5)上。2.根据权利要求1所述的多沟道槽栅MIS结构的高电子迁移率晶体管，其特征在于，所述异质结结构(2)的层数大于或等于4。3.根据权利要求1所述的多沟道槽栅MIS结构的高电子迁移率晶体管，其特征在于，所述异质结结构(2)包括本征层(21)和势垒层(22)，其中，所述势垒层(22)位于所述本征层(21)上。4.根据权利要3所述的多沟道槽栅MIS结构的高电子迁移率晶体管，其特征在于，所述本征层(21)的材料包括GaN，位于所述衬底(1)上的所述本征层(21)的厚度为200nm，位于所述势垒层(22)上的所述本征层(21)的厚度为20～50nm。5.根据权利要3所述的多沟道槽栅MIS结构的高电子迁移率晶体管，其特征在于，所述势垒层(22)的材料包括Al
x
Ga1‑
x
N，厚度为10～30nm，其中，x为10％～25％。6...

【专利技术属性】
技术研发人员：王冲，王润豪，马晓华，郑雪峰，何云龙，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：