抵消半导体结构形成期间的半导体材料损耗制造技术

在第一方面，本发明专利技术涉及一种用于形成半导体结构(10)的方法，包括：(a)提供结构，该结构包括(i)衬底(20)、(ii)该衬底(20)上的层堆叠(30)、以及(iii)穿过该层堆叠(30)的沟槽(40)，该层堆叠(30)包括半导体材料的至少一个半导体层(31)以及在半导体层(31)下的至少一个牺牲层(32)；(b)通过蚀刻由该沟槽(40)暴露的部分牺牲层(32)来在该层堆叠(30)中形成凹部(70)，该蚀刻使该牺牲层(32)相对于该半导体层(31)优先被蚀刻；以及(c)在半导体层(31)的由沟槽(40)暴露的表面上外延地生长半导体材料的衬里(80)。的衬里(80)。的衬里(80)。

【技术实现步骤摘要】
抵消半导体结构形成期间的半导体材料损耗


[0001]本专利技术涉及形成半导体结构，尤其涉及抵消这一形成期间的半导体材料损耗。

技术介绍

[0002]为了在先进的互补金属氧化物半导体(CMOS)器件中成功实现鳍式FET架构，特别是用于5nm及以后的技术节点，提出了全环栅极(Gate
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around，GAA)场效应晶体管(FET)架构。这一GAA FET通常可以基于一个或多个纳米线或纳米片。该设计可能相对简单(诸如用于纳米线FET或纳米片FET)，但也可能涉及更多(例如用于叉片FET或互补FET(CFET))。Ryckaert等人提出了从纳米片到叉片再到CFET的5nm以下CMOS技术缩放的进化途径(RYCKAERT,J.等人在2019年IEEE国际电子设备会议(IEDM)发表的Enabling Sub
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5nm CMOS Technology Scaling Thinner and Taller(使压5纳米CMOS技术能够缩放得更薄更高)，IEEE 2019.p.29.4.1
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29.4.4)。
[0003]垂直堆叠的GAA Si纳米线FET已由例如Mertens等人展示：(MERTENS,H.等人在2017年IEEE国际电子设备会议(IEDM)发表的Vertically stacked gate
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around Si nanowire transistors:Key process optimizations and ring oscillator demonstration(垂直堆叠的全环栅极Si纳米线晶体管：关键工艺优化和环形振荡器展示)，IEEE,2017.p.37.4.1
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37.4.4.)。
[0004]Barraud等人也阐述了堆叠式GAA Si纳米线和纳米片FET(Barraud等人在2017年IEEE国际电子设备会议(IEDM)发表的Performance and design considerations for gate
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around stacked
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nanowires FETs(全环栅极堆叠纳米线FET的性能和设计考虑)，IEEE,2017.p.29.2.1
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29.2.4.)。
[0005]然而，在这些GAA FET变得与商业相关之前，仍需要进一步的改进。

技术实现思路

[0006]本专利技术的目标是提供用于形成半导体结构的好方法。本专利技术的另一目标是提供与该方法相关联的好用途和半导体结构。该目标通过根据本专利技术的方法、半导体结构和用途来达成。
[0007]本专利技术的实施例的优点是当在牺牲层中相对于半导体层形成凹部时，可补偿半导体材料损耗(例如，半导体层的远端薄化)。本专利技术的实施例的另一优点是半导体层的远端薄化可被(部分)还原或进一步增加。
[0008]本专利技术的实施例的优点是可以减小对半导体层的访问电阻。
[0009]本专利技术的实施例的优点是这些实施例能适用于各种半导体结构，包括GAA FET，诸如纳米线、纳米片、叉片或互补CFET。
[0010]本专利技术的实施例的优点是这些实施例能以相对简单且经济的方式执行。
[0011]在第一方面，本专利技术涉及一种用于形成半导体结构的方法，包括：(a)提供结构，该结构包括(i)衬底、(ii)该衬底上的层堆叠、以及(iii)穿过该层堆叠的沟槽，该层堆叠包括
半导体材料的至少一个半导体层以及在半导体层下的至少一个牺牲层；(b)通过蚀刻由该沟槽暴露的部分牺牲层来在该层堆叠中形成凹部，该蚀刻使该牺牲层相对于该半导体层优先被蚀刻；以及(c)在半导体层的由该沟槽暴露的表面上外延地生长半导体材料的衬里。
[0012]如果在不采用步骤c的方法中步骤b可以相对于半导体层完全选择性地执行，则可以在凹部中形成内间隔件(参见步骤d)并获得理想的结构，如图1中示意性地描绘的；后者示出半导体结构(10)，包括在衬底(20)上的交替的牺牲层(32)和半导体层(31)的层堆叠(30)、贯穿该层堆叠(30)的源极/漏极结构(41)、在层堆叠(30)上的包括伪栅极氧化物(51)和伪栅极(52)的伪栅极区域(50)、侧置于该伪栅极区域(50)的栅极间隔件(60)以及邻接该牺牲层(32)的内间隔件(71)。然而，在本专利技术内观察到在现实中通常获得如图2示意性地描绘的结构(10)，其中内间隔件(71)部分地延伸到半导体层(31)中并且每一个半导体层(31)的远端厚度(d)减小。这对于参见上文的Barraud等人(例如在其中图2(3)中清楚可见的)和Mertens等人(在例如图17(c)中稍微较不明显，但被确认是如此)亦如此；即使在这些公开内容中没有讨论该问题。这一半导体层远端薄化因此导致每一半导体层(31)与源极/漏极结构(41)之间的接触区域减小，从而导致寄生电阻增大，并由此对半导体层(31)的访问电阻增大。
[0013]对半导体层远端薄化的这一观察目前可以追溯到以下事实：这一完全选择性实际上通常无法实现并因此不可避免地发生一些半导体材料损耗。在没有理论限制的情况下，这一非期望损耗可具有各种原因，诸如以下原因中的一者或多者：(i)块状半导体材料(例如，Si)和块状牺牲材料(例如，SiGe)之间的有限的蚀刻选择性；(ii)在半导体/牺牲层界面处的(块状)半导体和牺牲材料的混合；以及(iii)半导体层表面的氧化(例如，自然氧化物形成)。然而，不管是否是因为缺少这样的材料之间的选择性和/或因为某一界面或表面效应，蚀刻都导致发生一些半导体材料损耗，由此使凹部(70)部分延伸到半导体层(31)中并由此薄化每一半导体层(31)的远端厚度(d)。这在图3中的透射电子显微镜(TEM)图像中也很明显，并在图4中进一步进行了示意性描绘。如上所示，在内间隔件(71)(参见步骤d)和源极/漏极结构(41)(参见步骤e)形成后，每一半导体层(31)和源极/漏极结构(41)之间的接触区域然后因此被减小(参见图2)，从而导致增大的寄生电阻并由此增大的对半导体层(31)的访问电阻。
[0014]为了解决上述问题，在本专利技术中设想在半导体层(31)上(且可任选地在牺牲材料上)形成半导体材料的衬里(80)(步骤c)，如图5中示意性地描绘的。由此，步骤b的半导体材料损耗可以(至少部分地)被补偿并且半导体层(31)的远端厚度(d)可被(至少部分地)还原。这也可在图6中看到，图6示出了不具有(左图)和具有(右图)半导体材料衬里(80)的半导体结构(10)的TEM图像。尽管如此衬里(80)在其中并非与半导体层(31)(以及牺牲层(32))特别区分开的，但左图半导体结构(10)中的半导体材料损耗在右图被大大减少是清楚的。更具体地，如图6所示，远端边缘与半导体层(31)中间附件的边缘之间的高度差对于左侧半导体结构(10)测得约1.1纳米且对于右侧半导体结构(1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成半导体结构的方法，包括：a.提供结构，所述结构包括：i.衬底；ii.所述衬底上的层堆叠，所述层堆叠包括半导体材料的至少一个半导体层以及在所述半导体层下的至少一个牺牲层；以及iii.穿过所述层堆叠的沟槽；b.通过蚀刻由所述沟槽暴露的部分牺牲层来在所述层堆叠中形成凹部，所述蚀刻使得所述牺牲层相对于所述半导体层优先被蚀刻；以及c.在所述半导体层的由所述沟槽暴露的表面上外延地生长所述半导体材料的衬里。2.如权利要求1所述的方法，其中步骤c进一步包括在所述牺牲层的由所述沟槽暴露的表面上生长所述衬里。3.如权利要求1所述的方法，其中在步骤c中生长的所述衬里具有以下厚度：3纳米或更小，优选2.5纳米或更小，更优选2纳米或更小，再更优选1.5纳米或更小。4.如权利要求1所述的方法，其中所述层堆叠包括与诸牺牲层交替的多个半导体层。5.如权利要求1所述的方法，其中所述半导体材料是IV或III
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V簇材料。6.如权利要求5所述的方法，其中所述方法包括步骤c之后的附加步骤d：d.用介电材料填充所述凹部，由此形成内间隔件。7.如权利要求6所述的方法，其中所述方法包括步骤d之后的附加步骤e：e.在所...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：