半导体器件制造方法技术

本发明专利技术涉及半导体器件制造方法。一种半导体器件制造方法，其包含以下步骤：形成电极，所述电极包含在半导体层上依次层叠的Ni层和Au层；通过在350℃以上的温度下对该电极进行热处理以在Au层的至少一部分表面处析出Ni、并且将所析出的Ni氧化从而形成Ni氧化膜；以及形成与Ni氧化膜接触并且含有Si的绝缘膜。与Ni氧化膜接触并且含有Si的绝缘膜。与Ni氧化膜接触并且含有Si的绝缘膜。

【技术实现步骤摘要】
半导体器件制造方法
[0001]本申请是申请日为2019年6月11日、中国申请号为201910501356.6的专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请要求于2018年6月13日提交的日本专利申请No.JP2018
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112750的优先权，将所述日本专利申请的全部内容通过引用并入本文。
专利

[0004]本公开涉及半导体器件制造方法和半导体器件。
[0005]专利技术背景
[0006]日本未审专利公报No.2016
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103646公开了一种由氮化物半导体形成的高电子迁移率晶体管(HEMT)。所述HEMT包含在氮化物半导体层上形成的源电极、漏电极和栅电极。氮化物半导体层被由含有硅氧化物、硅氮化物和硅氮氧化物之一的材料形成的绝缘膜覆盖。栅电极经由在绝缘膜中形成的开口与氮化物半导体层接触。栅电极具有与氮化物半导体层接触的Ni层、以及设置在Ni层上的Au层。
[0007]日本未审专利公报No.2013
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529384公开了一种半导体器件，其包含宽带隙半导体层和设置在所述半导体层上的作为栅极的肖特基(Schottky)电极。肖特基电极包含与半导体层接触的氧化镍层。
[0008]在半导体器件中，在半导体层上设置与该半导体层接触的肖特基电极。例如，在诸如HEMT的晶体管中，肖特基电极用作栅极。有时，为了增大在肖特基电极与半导体层(特别是氮化物半导体层)之间形成的肖特基势垒，肖特基电极在与该半导体层接触的层中具有Ni。这是因为，在具有低反应性的高功函数金属中，Ni具有相对令人满意的与基底的密合性，并能够形成大的肖特基势垒。此外，在Ni层上，设置有厚的Au层。Au是化学稳定的并且表现出大的电导率(2.3μΩcm)，因此能够降低肖特基电极的电阻值。
[0009]然而，半导体器件在其制造工艺的过程中可能露出于高温(例如300℃以上)。当半导体器件露出于高温时，Ni逐渐从Ni层扩散到Au层，并到达Au层的表面。在许多情况下，在肖特基电极周围，设置有含Si的绝缘膜(例如，SiN膜)。到达Au层表面的Ni在绝缘膜内扩散。在这种情况下，Ni与绝缘膜的Si键合以形成镍硅化物。结果，绝缘膜的绝缘性劣化。当绝缘膜的绝缘性劣化时，半导体器件的耐压性能劣化。此外，在肖特基电极为晶体管的栅电极的情况下，栅漏电极倾向于增大。在半导体器件的正常操作期间，该Ni在绝缘膜内的扩散和镍硅化物的形成也在进行。

技术实现思路

[0010]根据本公开的一种实施方式，提供了一种半导体器件制造方法，所述方法包含以下步骤：形成电极，所述电极包含在半导体层上依次层叠的Ni层和Au层；通过在350℃以上的温度下对所述电极进行热处理以在所述Au层的至少一部分表面处析出Ni、并且将所析出的Ni氧化从而形成Ni氧化膜；以及形成与所述Ni氧化膜接触并且含有Si的绝缘膜。
[0011]根据一种实施方式，提供了一种半导体器件，其包含：半导体层；电极，所述电极包含Ni层和Au层，所述Ni层与所述半导体层接触，所述Au层设置在所述Ni层上，并且在所述Au层的至少一部分表面处包含Ni氧化膜；以及绝缘膜，所述绝缘膜与所述Ni氧化膜接触并且含有Si。
[0012]附图简述
[0013]通过参考附图对本专利技术优选实施方式的以下详细描述，将更好地理解前述和其它的目的、方面和优点，其中：
[0014]图1是作为半导体器件的例子示出的高电子迁移率晶体管(HEMT)的结构的剖视图；
[0015]图2是显示栅电极的放大剖视图；
[0016]图3A至3C是显示HEMT制造方法的步骤的剖视图；
[0017]图4A至4C是显示HEMT制造方法的步骤的剖视图；
[0018]图5A至5C是显示HEMT制造方法的步骤的剖视图；
[0019]图6是用于说明比较例的栅电极中的问题的示意图；
[0020]图7是示出Au层内部的杂质金属的扩散系数的阿仑尼乌斯(Arrhenius)曲线及其活化能的图；
[0021]图8是显示Au层自刚剥离后起随时间推移的电阻增大率的图；和
[0022]图9A是示出在不含氧气的气氛中不进行热处理的情况下的栅漏电流Igso与栅源电压Vgs之间的关系的图，图9B是示出在含氧气氛中进行热处理的情况下的栅漏电流Igso与栅源电压Vgs之间的关系的图。
具体实施方式
[0023]在下文中，将参考附图描述本公开的实施方式的半导体器件制造方法和半导体器件的具体例。本公开不限于这些例子，并且旨在应当包含在权利要求书中指出并且在与权利要求书等同的意义和范围内的所有变型。在以下描述中，在附图的说明中，对相同的要素赋予相同的附图标记，并将省略重复的描述。
[0024]图1是示出作为本实施方式的半导体器件的例子的高电子迁移率晶体管(HEMT)的结构的剖视图。如图1所示，本实施方式的HEMT 1包含衬底10、和包含多个氮化物半导体层并设置在衬底10上的半导体层叠部20(半导体层)。衬底10例如是具有(0001)面的SiC衬底，并且半导体层叠部20的层叠方向例如为[0001]方向。半导体层叠部20包含从衬底10侧依次形成的成核层12、沟道层14、阻挡层16和盖层18。成核层12作为沟道层14的晶种层起作用。成核层12例如为AlN层，并且其厚度范围例如为5nm至20nm。沟道层14为通过在成核层12上外延生长而形成的半导体层，并作为电子传输层起作用。沟道层14例如为未掺杂的GaN层。沟道层14的厚度例如为500nm。
[0025]阻挡层16是在沟道层14上通过外延生长形成的半导体层，并起到电子供给层的作用。阻挡层16例如为AlGaN层、InAlN层或InAlGaN层。阻挡层16的带隙大于沟道层14的带隙。在阻挡层16为AlGaN层的情况下，其Al组成例如为0.15以上且0.35以下。阻挡层16的导电类型是n型或未掺杂型(i型)。阻挡层16与沟道层14可以彼此接触，或者可以在阻挡层16和沟道层14之间存在间隔层(未图示)。阻挡层16的厚度范围例如为5nm至30nm。由于晶格常数的
差异，在阻挡层16和沟道层14之间产生畸变。由此，在阻挡层16和沟道层14之间的界面附近以及沟道层14侧的区域中，生成了可归因于压电电荷的二维电子气(2DEG)，从而形成了沟道区域。
[0026]盖层18是在阻挡层16上通过外延生长形成的半导体层。盖层18例如为GaN层。盖层18的厚度例如为5nm。盖层18的导电类型例如为n型。
[0027]HEMT 1还包含SiN钝化膜26。SiN钝化膜26的厚度例如为10nm至100nm。SiN钝化膜26具有源极开口26a、漏极开口26b和栅极开口26c。在这些开口26a至26c处，半导体层叠部20从SiN钝化膜26露出。具体而言，在源极开口26a和漏极开口26b处，去除盖层18，并露出阻挡层16。在栅极开口26c处，露出盖层18。
[0028]HEMT 1还包含本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件制造方法，其中，所述方法包含以下步骤：形成电极，所述电极包含在半导体层上依次层叠的Ni层和Au层；通过在350℃以上的温度下对所述电极进行热处理以在所述Au层的至少一部分表面处析出Ni、并且将所析出的Ni氧化从而形成Ni氧化膜；以及形成与所述Ni氧化膜接触并且含有Si的绝缘膜。2.根据权利要求1所述的半导体器件制造方法，其中，所述热处理在含氧气氛中进行以同时进行Ni的析出和氧化。3.根据权利要求2所述的半导体器件制造方法，其中，所述气氛主要含有氮气并且所述气氛中的氧气浓度为21％以下。4.根据权利要求1或2所述的半导体器件制造方法，其中，将所述热处理进行15分钟以上。5.根据权利要求1或2所述的半导体器件制造方法，其还包含以下步骤：在所述形成电极的步骤之前，通过使用减压CVD法和等离子体CVD法中的至少一种在所述半导体层上形成SiN膜；以及在所述SiN膜中形成用于露出所述半导体层的开口，其中，所述电极覆盖所述开口。6.根据权利要求1或2所述的半导体器件制造方法，其中，所述绝缘膜通过使用等离子体CVD法而形成。7.一种半导体器件制造方法，其中，所述方法包含以下步骤：形成电极，所述电极包含在半导体层上的Ni层和在所述Ni层上的Au层；通过对所述电极进行热处理以使N...

【专利技术属性】
技术研发人员：野濑幸则，
申请(专利权)人：住友电工光电子器件创新株式会社，
类型：发明
国别省市：