振荡电路以及半导体集成电路制造技术

本发明专利技术提供一种振荡电路以及半导体集成电路，能够抑制由于定电流电路的异常所引起的时钟信号的频率的上限。本发明专利技术的振荡电路包含定电流电路、振荡器以及电流限制电路。定电流电路根据电源电压而产生第1输出电流。电流限制电路接收第1输出电流及产生第2输出电流，且在电源电压下降到低于定电流电路的运作保证范围的下限时，限制第2输出电流的上限。振荡器根据第2输出电流而产生时钟信号。通过限制第2输出电流的上限，可限制时钟信号的最大频率。可限制时钟信号的最大频率。可限制时钟信号的最大频率。

【技术实现步骤摘要】
振荡电路以及半导体集成电路


[0001]本专利技术是关于振荡电路，特别是关于使用定电流电路的振荡电路。

技术介绍

[0002]现有技术已提到多种定电流电路的技术或应用。例如日本专利特开2005
‑
234890号公报揭示了将电流镜电路用于定电流电路。日本专利特开2013
‑
97751号公报公开了不依存电源电压且输出恒定电流的定电流电路。此外，日本专利特开2017
‑
69825号公报揭示了使用定电流电路(V/I转换电路)的振荡电路。
[0003]图1表示既有的定电流电路10，其包含：运算放大器OP、PMOS晶体管PMOS1、PMOS2以及可变电阻R
T
。PMOS晶体管PMOS1及可变电阻R
T
之间具有节点N。运算放大器OP的反相输入端子(
‑
)接收基准电压V
REF
，非反相输入端子(+)接收节点N的电压V
N
。晶体管PMOS1与可变电阻R
T
串联在电源电压VDD与接地电位GND之间，晶体管PMOS1的栅极与运算放大器OP的输出连接。可变电阻R
T
被配置以相应于电路元件的公差等而微调其电阻值。运算放大器OP控制晶体管PMOS1的栅极电压，使得节点N的电压V
N
与基准电压V
REF
相等(V
N
＝V
REF
)。换言之，运算放大器OP作为单位增益缓冲器来运作。因此，流通于晶体管PMOS1的基准电流，以I
REF
＝V
REF
/R
T
表示，基准电流I
REF
成为不依存电源电压的变动的定电流。另外，运算放大器OP的输出还可耦接至与晶体管PMOS1构成电流镜电路的晶体管PMOS2的栅极。由此，晶体管PMOS2可产生与流通于晶体管PMOS1的电流I
REF
相应的输出电流I
MIRROR
，且将所述输出电流I
MIRROR
提供给负载。
[0004]图2表示利用图1所示的定电流电路10的振荡电路的一例。振荡器20包含一对的延迟电路22、24及正反器电路26。定电流电路10的P型晶体管PMOS2(绘示于图3中的(A)中)提供输出电流I
MIRROR
给延迟电路22、24的第一输入端。延迟电路22、24的输出OUT1、OUT2分别与正反器电路26的输入S、R连接。正反器电路26的输出Q、分别与延迟电路22、24的第二输入端连接，且在输出Q产生时钟信号CLK(clock signal)。其中，输出为输出Q的反相。
[0005]图3中的(A)表示延迟电路22的构成，图3中的(B)、(C)、(D)分别为延迟电路22的输入IN、节点N3及输出OUT1上的电压对应时间的运作波形。延迟电路22包含N型晶体管NMOS1、电容器C以及比较器CMP。定电流电路10的P型晶体管PMOS2与延迟电路22的N型晶体管NMOS1串联在电源电压VDD与接地电位GND之间。定电流电路10的晶体管PMOS2所产生的输出电流I
MIRROR
被提供给位于晶体管PMOS2与晶体管NMOS1之间的节点N3。电容器C及比较器CMP耦接至节点N3。详细而言，比较器CMP的反相输入端子(
‑
)接收基准电压V
REF
，非反相输入端子(+)接收节点N3的电压。比较器CMP被配置以比较节点N3的电压与基准电压V
REF
，当节点N3的电压小于或等于基准电压V
REF
时，比较器CMP输出L位准，当节点N3的电压大于基准电压V
REF
时，比较器CMP输出H位准。比较器CMP的输出OUT1与正反器电路26的输入S连接；正反器电路26的输出Q作为输入IN，施加于晶体管NMOS1的栅极。延迟电路24亦为相同的构成。
[0006]详细而言，在时间t1～t4的期间，正反器电路26的输出Q为L位准(即输入IN为L位准)，在这段期间，晶体管NMOS1关闭，电容器C透过晶体管PMOS2与电源电压VDD连接，换言
之，电容器C在时间t1～t4的期间被充电。
[0007]时间t1开始前，输入IN为H位准，使晶体管NMOS1为导通状态，因此透过导通的晶体管NMOS1，节点N3的电压朝向接地电位GND放电。此时，透过运算放大器OP的输出电压Vg而流通于晶体管PMOS2的电流小于能够流通于晶体管NMOS1的电流，因此，节点N3的电位几乎变得与接地电位GND相等，电容器C未被充电。在时间t1，当晶体管NMOS1一关闭，则电荷会从电源电压VDD透过晶体管PMOS2对电容器C充电。充电速度与流通于晶体管PMOS2的输出电流I
MIRROR
依存。
[0008]当电容器C被充电且节点N3的电压变得大于基准电压V
REF
时，比较器CMP的输出OUT1变成H位准。之后，因为正反器电路26接收来自比较器CMP的H位准的输出OUT1，正反器电路26的输出Q(即输入IN)在时间t4开始朝向H位准变化，使得晶体管NMOS1导通，电容器C开始放电。当节点N3的电压变得比基准电压V
REF
还低时，比较器CMP的输出OUT1变成L位准。此外，自时间t4开始，因为正反器电路26输出开始朝向L位准变化，使得另一延迟电路24的输入IN朝向L位准变化，进而使延迟电路24的电容器C开始被充电。如此一来，透过相互连接正反器电路26的延迟电路22、24所产生的振荡，从正反器电路26的输出Q产生时钟信号CLK。
[0009]在定电流电路10中，假如电源电压VDD下降到很接近基准电压V
REF
，则做为运算放大器OP的输出驱动器的晶体管PMOS1，将变得无法在饱和区运作，使得运算放大器OP的输出电压Vg变得非常地低。这样一来，晶体管PMOS2同样也变得无法持续在饱和区运作，而有可能产生与电流镜比无关，且明显大于晶体管PMOS1的基准电流I
REF
的输出电流I
MIRROR
。
[0010]图3中的(C)的输出电流I
MIRROR_L
(虚线)表示出当输出电流I
MIRROR
明显大于基准电流I
REF
的非理想情况。若从输出电流I
MIRROR_S
增加为输出电流I
MIRROR_L
，则电容器C的充电时间会相应于此而变短。因此，如图3中的(D)所示，在理想情况中(即输出电流I
MIRROR_S
等于基准电流I
REF
的实施例中)，比较器CMP的输出OUT1在时间t3变成H位准；相对地，在非理想情况中(即输出电流I
MIRROR_L
明显大于基准电流I
REF
的实施例中)，输出OUT1在早于时间t本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种振荡电路，其特征在于，包含：定电流电路，被配置以根据电源电压而产生第1输出电流；电流限制电路，被配置以接收所述第1输出电流及产生第2输出电流，且在所述电源电压下降到低于所述定电流电路的运作保证范围的下限时，限制所述第2输出电流的上限；以及振荡器，被配置以根据所述第2输出电流而产生时钟信号。2.根据权利要求1所述的振荡电路，其特征在于，所述定电流电路包含：第1电流镜电路，被配置以依据所述电源电压与第一可变电阻的电阻值产生基准电流，且响应于所述基准电流于第1电流路径产生所述第1输出电流；其中，所述电流限制电路包含：第二可变电阻；以及第2电流镜电路，耦接至所述第二可变电阻，且被配置以依据所述电源电压与所述第二可变电阻的电阻值于第2电流路径产生上限电流，且根据所述上限电流决定所述第2输出电流的上限；其中，当所述电源电压下降到低于所述定电流电路的运作保证范围的下限时，所述电流限制电路将所述上限电流配置为小于所述基准电流。3.根据权利要求2所述的振荡电路，其特征在于，所述第2电流镜电路被配置为根据所述基准电流或所述上限电流提供一第一偏压电压，且所述电流限制电路更包含：第3电流镜电路，耦接至所述第2电流镜电路以接收所述第一偏压电压，且被配置以响应于所述第一偏压电压产生控制电流；以及晶体管，耦接至所述第3电流镜电路及所述振荡器的电流源晶体管，所述晶体管被配置为与所述电流源晶体管构成第4电流镜电路，且根据所述控制电流产生所述第2输出电流。4.根据权利要求2所述的振荡电路，其特征在于，所述第2电流镜电路包含：第1晶体管，与所述第1电流镜电路串接，以接收所述第1输出电流及产生所述第2输出电流；以及第2晶体管，配置于所述第2电流路径，所述第1晶体管的栅极以及所述第2晶体管的栅极共同地连接至位于所述第2晶体管与所述第二可变电阻之间的第1节点。5.根据权利要求3所述的振荡电路，其特征在于，所述第2电流镜电路包含：第1晶体管，与所述第1电流路径串接，且配置于所述第1电流镜电路与所述第3电流镜电路之间，以提供所述第一偏压电压；以及第2晶体管，配置于所述第2电流路径，所述第1晶体管的栅极以及所述第2晶体管的栅极共同地连接至位于所述第2晶体管与所述第二可变电阻之间的第1节点。6.根据权利要求4所述的振荡电路，其特征在于，所述第二可变电阻被配置为，在所述电源电压大于或等于所述定电流电路的运作保证范围的下限时，使所述第1晶体管不抑制所述第1输出电流，且在所述电源电
压低于所述定电流电路的运作保证范围的下限时，使所述第1晶体管根据所述上限电流决定所述第2输出...

【专利技术属性】
技术研发人员：中谷真史，村上洋树，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：