半导体装置及读出方法制造方法及图纸

本发明专利技术提供一种实现数据输出的高速化并且对锁存电路的重置进行补偿的半导体装置及读出方法。本发明专利技术的NAND型闪速存储器的读出方法包括：预充电步骤，经由读出节点(SNS)对位线及连接于所述位线的NAND串进行预充电；重置步骤，在预充电后对锁存电路进行重置；以及放电步骤，在重置后对NAND串进行放电。在重置后对NAND串进行放电。在重置后对NAND串进行放电。

【技术实现步骤摘要】
半导体装置及读出方法


[0001]本专利技术涉及一种包括闪速存储器等的半导体装置及读出方法，尤其涉及页的连续读出运行。

技术介绍

[0002]在与非(NAND)型的闪速存储器中，搭载有响应来自外部的命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页缓冲器(page buffer)/读出电路例如包括两个锁存器，在进行连续读出运行时，在其中一个锁存器中保持自阵列读出的数据的期间，能够输出另一个锁存器所保持的数据(例如，专利文献1、专利文献2、专利文献3等)。
[0003][现有技术文献][0004][专利文献][0005][专利文献1]日本专利5323170号公报
[0006][专利文献2]日本专利5667143号公报
[0007][专利文献3]美国专利申请US2014/0104947A1

技术实现思路

[0008][专利技术所要解决的问题][0009]图1表示搭载了在芯片上(on chip)的错误检测校正(Error Checking and Correctio本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种读出方法，是与非型闪速存储器的读出方法，包括：预充电步骤，经由读出节点对位线及连接于所述位线的与非串进行预充电；重置步骤，在预充电后经由所述读出节点将锁存电路的节点电连接于基准电位，对所述锁存电路进行重置；以及放电步骤，在重置后对与非串进行放电。2.一种读出方法，是与非型闪速存储器的读出方法，包括：预充电步骤，经由读出节点对位线及连接于所述位线的与非串进行预充电；以及重置步骤，在与非串的放电期间中，经由所述读出节点将锁存电路的节点电连接于基准电位，对所述锁存电路进行重置。3.根据权利要求2所述的读出方法，其中所述预充电步骤包括：在电压供给节点生成预充电电压；经由第一选择晶体管将所述电压供给节点电连接于所述读出节点；经由第二选择晶体管将所述读出节点电连接于位线，所述重置步骤包括：在所述电压供给节点生成所述基准电压；经由所述第一选择晶体管将所述电压供给节点电连接于所述锁存电路；经由第二晶体管将所述读出节点电隔离。4.根据权利要求2或3所述的读出方法，其中所述各步骤是在页的连续读出中实施。5.根据权利要求4所述的读出方法，其中所述页的连续读出包括：将自存储单元阵列的选择页读出的数据保持于所述锁存电路，将所述锁存电路所保持的数据传送至其他锁存电路之后，将自下一个选择页读出的数据保持于所述锁存电路；与外部时钟信号同步地将所述其他锁存电路所保持的数据连续地输出至外部。6.根据权利要求5所述的读出方法，其中所述页的连续读出还包括在对所述其他锁存电路的第一部分的数据进行错误检测和校正、即错误检测校正处理的期间，将第二部分的经错误检测校正处理的数据输出至外部，在将所述第一部分的经错误检测校正处理的数据输出至外部的期间，对所述第二部分的数据进行错误检测校正处理。7.根据权利要求6所述的读出方法，包括：在将所述其他锁存电路的第一部分的经错误检测校正处理的数据输出至外部后，将所述锁存电路的第一部分的下一个选择页的数据传送至所述其他锁存电路的第一部分；在将所述其他锁存电路的第二部分的经错误检测校正处理的数据输出至外部之后，将所述锁存电路的第二部分的下一个选择页的数据传送至所述其他锁存电路的第二部分。8.根据权利要求6或7所述的读出方法，其中所述连续读出是具有由tARRAY+tECC＜tDOUT表示的限制的第一连续读出，其中第一部分及第二部分的数据分别是1/2页的数据，tARRAY是读出选择页所需要的时间，tECC是对1/2页进行错误检测校正处理所需要的时间，tDOUT是输出一页的全部数据所需要的时间。9.根据权利要求6或7所述的读出方法，其中所述连续读出是具有由tARRAY＜tDOUT、tECC＜tDOUT(1/2页)表示的限制的第二连续读出，其中第一部分及第二...

【专利技术属性】
技术研发人员：冈部翔，妹尾真言，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：