半导体存储装置以及读出方法制造方法及图纸

本发明专利技术提供一种能够降低因大量W/E循环后的源极端效应引起的故障的半导体存储装置以及读出方法。NAND型快闪存储器的读出方法将连接于NAND串的各存储单元的多个字线划分为字线(WL0～WLi

【技术实现步骤摘要】
半导体存储装置以及读出方法


[0001]本专利技术涉及一种与非(Not AND，NAND)型快闪存储器(flash memory)等半导体存储装置，尤其涉及半导体存储装置以及读出方法。

技术介绍

[0002]NAND型快闪存储器是以页面(page)为单位来进行读出或编程，而且以区块为单位来进行擦除。关于此种NAND型快闪存储器，例如日本专利第5952366号公报公开了一种擦除方法，可抑制因数据反复重写引起的栅极氧化膜的劣化，增加数据重写次数，日本专利第5992983号公报公开了一种编程方法，能够实现阈值分布幅度的窄带化。

技术实现思路

[0003]在NAND型快闪存储器中，如图1所示，一个NAND串(string)具有：串联连接的多个存储单元、连接于位线BL的位线侧选择晶体管、以及连接于源极线SL的源极线侧选择晶体管。存储单元各自连接于对应的字线WLi(i＝0、1、2、
…
、n)。此处，为便于说明，将连接于字线WLi的存储单元称作存储单元i。此外，NAND串也可以包含与位线侧选择晶体管或源极线侧选择晶体管邻接的虚设(dummy)存储单元(图1未示出)。
[0004]存储数据“0”的存储单元的阈值Vt是比存储数据“1”的存储单元的阈值Vt高且为正的值。图2示出在读出动作时，当在读出连接于选择字线WLn的存储单元n的数据而对各字线施加的偏压电压的示例。其中，为了读出存储单元n而选择的字线为选择字线，而其他的字线为非选择字线。如图2所示，对选择字线WLn施加读出电压Vread，对其他非选择字线施加读出通过电压Vpassr，对位线侧选择晶体管及源极线侧选择晶体管的栅极SGD施加用于使晶体管导通的某正电压，并对位线BL施加比对源极线SL施加的偏压大的正偏压电压。此处，读出通过电压Vpassr用于使非选择存储单元导通，因此比数据“0”的阈值Vt高。
[0005]大体上，字线WL的偏压电压
‑
阈值Vt的大小越大，各存储单元沟道电阻越小。由于数据“0”的存储单元的阈值Vt比数据“1”的存储单元的阈值Vt大，因此数据“0”的存储单元的沟道电阻比数据“1”的存储单元的沟道电阻大。
[0006]读出的存储单元的阈值Vt是根据读出电压Vread的大小来定义。数据“0”的存储单元具有比某默认值大的阈值Vt，数据“1”的存储单元具有比此默认值小或相同的阈值Vt。
[0007]NAND型快闪存储器具有背图案效应(back pattern effect)，会使得所读出的存储单元的阈值Vt对于NAND串的其他存储单元的数据有强相关性。例如，与其他存储单元全部为数据“1”的情况相比，当其他存储单元全部为数据“0”时，所读出的存储单元的阈值Vt更高。亦即，其他存储单元全部为数据“0”时整体的沟道电阻比其他存储单元全部为数据“1”时整体的沟道电阻高，故其他存储单元全部为数据“0”时流经NAND串的电流比其他存储单元全部为数据“1”时流经NAND串的电流小，结果，在页面缓冲器/读出电路中所读出的存储单元的阈值Vt看起来变高。
[0008]此外，在读出存储单元i时，由于存储单元i的金属氧化物半导体场效应晶体管的
基体效应(body effect)，相较于存储在存储单元i+1与存储单元n之间的数据，存储在存储单元0与存储单元i
‑
1之间的数据对于存储单元i的阈值Vt具有更大的影响。这被称作“源极端效应(source side effect)”。具体来说，即便当NAND串中所有存储单元的数据皆相同，源极端效应也会使位线BL附近的存储单元的阈值Vt偏移(shift)得比源极线附近的存储单元的阈值Vt高。
[0009]参照图3解释背图案效应对阈值的影响，图3的(A)及图3的(B)示出了在存储单元0与存储单元n
‑
1之间具有不同的数据模式的NAND串。当对数据“1”的存储单元n进行读出时，因背图案效应，从图3的(A)的存储单元0直至存储单元n
‑
1为止的源极侧的存储单元的电阻变得比图3的(B)的电阻高，因此图3的(A)存储单元n的阈值Vt变得比图3的(B)的存储单元n的阈值Vt高。
[0010]大体上，存储单元的沟道电阻会随着写入及擦除循环(以下称作W/E循环)的次数增加而变大。因此，经过大量W/E循环后的NAND串的整体电阻会比经过较少W/E循环少的NAND串高。举例来说，在图3的(A)的NAND串经过大量W/E循环后，存储单元n的阈值Vt随着W/E循环的增加而变高，进而使得在读出存储单元n的数据时因源极端效应而产生读出错误(位线侧的存储单元的数据“1”偏移至数据“0”)。
[0011]本专利技术解决此种以往的问题，其目的在于提供一种能够降低因大量W/E循环后的源极端效应引起的故障的半导体存储装置以及读出方法。
[0012]本专利技术的NAND型快闪存储器的读出方法在对选择字线施加读出电压时，将所述读出电压设定为随着朝向位线侧而变大。一实施方式中，将连接于NAND串的各存储单元的多个字线划分为至少三个群组(group)，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，基于所述关系来决定所述读出电压。
[0013]本专利技术的半导体存储装置包括：NAND型的存储单元阵列，形成有NAND串；读出部件，对所述存储单元阵列的页面进行读出；以及设定部件，将连接于NAND串的各存储单元的多个字线划分为至少三个群组，并设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，所述读出部件基于由所述设定部件所设定的关系来对选择字线施加读出电压。
[0014]本专利技术通过使施加至选择字线的读出电压随着朝向位线侧而变大，或通过使施加至非选择字线的读出通过电压随着朝向位线侧而变大，能够降低因源极端效应引起的读出错误。
[0015]此外，本专利技术中亦可根据选择字线的位置，动态设定对非选择字线的施加的读出通过电压，具体而言，可使得对介于选择字线与源极线间的非选择字线施加的读出通过电压比对介于选择字线与位线间的非选择字线施加的读出通过电压大，来降低因源极端效应引起的读出错误。
[0016]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0017]图1是表示NAND型快闪存储器的一个NAND串的结构的图；
[0018]图2是例示在读出动作时对NAND串施加的偏压电压的图；
[0019]图3的(A)是例示存储单元0至存储单元n
‑
1具有数据“0”的NAND串的图，图3的(B)
是例示存储单元0至存储单元n
‑
1具有数据“1”的NAND串的图；
[0020]图4是表示本专利技术的实施例的NAND型快闪存储器的内部结构的图；
[0021]图5是说明本专利技术的实施例的NAND快闪存储器的写入动作与写入校验的图；
[0022]图6是表示本专利技术的第一实施例的经划分的字线的群组与读出电压的关系的表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种读出方法，其是与非型快闪存储器的读出方法，其特征在于，包括：当对选择字线施加读出电压时，将所述读出电压设定为随着朝向位线侧而变大。2.根据权利要求1所述的读出方法，其特征在于，包括：将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，基于所述关系来决定所述读出电压。3.根据权利要求1所述的读出方法，其特征在于，包括：当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，将所述读出通过电压设定为随着所述选择字线朝向位线侧而变大。4.根据权利要求3所述的读出方法，其特征在于，包括：将连接于与非串的各存储单元的多个字线划分为至少两个群组，并对各群组预先设定与随着所述选择字线朝向位线侧而变大的所述读出通过电压的关系，基于所述关系来决定所述读出通过电压。5.根据权利要求1所述的读出方法，其特征在于，包括：当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，将所述读出通过电压设定为，对介于所述选择字线与源极线侧之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大。6.根据权利要求1所述的读出方法，其特征在于，包括：将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的第一关系，且将连接于与非串的各存储单元的多个字线划分为至少两个群组，对各群组预先设定与随着所述选择字线朝向位线侧而变大的读出通过电压的第二关系，当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，基于所述第一关系来决定所述读出电压，并基于所述第二关系来决定所述读出通过电压。7.根据权利要求1所述的读出方法，其特征在于，包括：将连接于与非串的各存储单元的多个字线划分为至少三个群组，并预先设定与各群组对应的各读出电压随着朝向位线侧而变大的关系，当对所述选择字线施加所述读出电压，对非选择字线施加读出通过电压时，基于所述关系来决定所述读出通过电压，所述读出通过电压被设定为，对介于所述选择字线与源极线之间的非选择字线施加的读出通过电压比对介于所述选择字线与位线之间的非选择字线施加的读出通过电压大。8.根据权利要求3至5中任一项所述的读出方法，其特征在于，所述读出方...

【专利技术属性】
技术研发人员：白田理一郎，矢野胜，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：