本发明专利技术提供一种半导体器件结构，半导体器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延结构，外延结构包括至少两层外延单元层，且至少两层具有不同的掺杂浓度；沟槽结构以及形成于沟槽结构中的第二导电类型的柱结构。本发明专利技术在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以改善由其引起的电容急剧变化的问题。题。题。
【技术实现步骤摘要】
半导体器件结构
[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构。
技术介绍
[0002]在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(super junction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
[0003]在制造超结器件过程中，采用交替P型和N型区实现电荷平衡，提高击穿电压同时获得更低导通电阻。在其制备过程中，往往需要进行沟槽刻蚀工艺，深沟槽工艺超结器件中，沟槽侧壁和底部会形成一个倾角，例如，后续形成的P型硅柱体会存在一个倾斜角度，造成器件电容的急剧变化，会引起电路系统的电磁振荡，给超结器件应用带来不利因素。
[0004]因此，有必要提出一种新的半导体器件结构，以解决上述问题。
技术实现思路
[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件结构，解决现有技术中柱结构底部存在倾角造成器件电容的急剧变化，引起电路系统的电磁振荡等问题。
[0006]为实现上述目的及其它相关目的，本专利技术提供了一种半导体器件结构，所述半导体器件结构包括：
[0007]第一导电类型的半导体衬底；
[0008]所述第一导电类型的外延结构，所述外延结构形成于所述半导体衬底上，且所述外延结构包括至少两层外延单元层，所述外延单元层中的至少两层具有不同的掺杂浓度；
[0009]沟槽结构，形成于所述外延结构中；
[0010]第二导电类型的柱结构，所述柱结构形成于所述沟槽结构中。
[0011]可选地，半导体器件结构还包括：
[0012]体区，形成于所述外延结构内，且位于所述柱结构的顶部；
[0013]栅氧化层，位于所述外延结构上，且所述栅氧化层显露部分所述体区；
[0014]栅极层，位于所述栅氧化层的表面；
[0015]源区，位于所述体区内，且位于所述栅氧化层的侧部；
[0016]层间电介质层，位于栅极层的表面及侧壁，且显露部分所述源区；
[0017]正面金属电极，位于所述体区、所述源区及所述层间电介质层的表面；
[0018]背面金属电极，位于所述半导体衬底远离所述外延结构的一侧。
[0019]可选地，所述外延结构包括顶层结构层，所述体区形成于所述顶层结构层中。
[0020]可选地，所述半导体器件结构还包括引出接触区，所述引出接触区形成于所述体区中且与所述源区相邻接。
[0021]可选地，所述外延结构包括底层结构层，所述底层结构层形成于所述半导体衬底上，所述外延单元层形成于所述底层结构层上。
[0022]可选地，各所述外延单元层的浓度范围介于1.9e
15
～2.3e
15
cm-3
之间。
[0023]可选地，各层所述外延单元层的浓度自所述半导体衬底向上呈线性梯度变化。
[0024]可选地，各层所述外延单元层的浓度自所述半导体衬底向上呈等差数列递增。
[0025]可选地，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间。
[0026]可选地，所述沟槽结构的深度基于35μm-45μm之间，各所述外延单元层的厚度介于6μm-12μm之间。
[0027]如上所述，本专利技术提供一种半导体器件结构，在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，通过上述设计，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，其中，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以改善由其引起的电容急剧变化的问题。
附图说明
[0028]图1显示为本专利技术实施例中提供的一种半导体器件结构的制备方法的流程图。
[0029]图2显示为本专利技术实施例中提供的半导体衬底的截面示意图。
[0030]图3显示为本专利技术实施例中形成底层结构层及外延单元层的截面示意图。
[0031]图4显示为本专利技术实施例中形成外延单元层及顶层结构层的截面示意图。
[0032]图5显示为本专利技术实施例中形成沟槽结构的截面示意图。
[0033]图6显示为本专利技术实施例中形成沟槽结构的另一截面示意图。
[0034]图7显示为本专利技术实施例中形成柱结构的截面示意图。
[0035]图8显示为本专利技术实施例中形成体区的截面示意图。
[0036]图9显示为本专利技术实施例中形成栅氧化层、栅极层、层间电介质层、源区、引出接触区、正面金属电极以及背面金属电极的截面示意图。
[0037]图10显示为本专利技术对比例中形成超结器件结构的截面示意图。
[0038]图11(a)和图11(b)显示为本专利技术示例与对比例中超结器件的电容随漏源电压变化的曲线图。
[0039]元件标号说明
[0040]101
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半导体衬底
[0041]102
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外延结构
[0042]103
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底层结构层
[0043]104、105、106、107
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外延单元层
[0044]108
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顶层结构层
[0045]109
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沟槽结构
[0046]110
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柱结构
[0047]111
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体区
[0048]112
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栅氧化层
[0049]113
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栅极层
[0050]114
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层间电介质层
[0051]115
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源区
[0052]116
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引出接触区
[0053]117
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正面金属电极
[0054]118
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背面金属电极
[0055]201
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半导体衬底
[0056]202
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外延层
[本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：第一导电类型的半导体衬底；所述第一导电类型的外延结构，所述外延结构形成于所述半导体衬底上，且所述外延结构包括至少两层外延单元层，所述外延单元层中的至少两层具有不同的掺杂浓度；沟槽结构，形成于所述外延结构中；第二导电类型的柱结构，所述柱结构形成于所述沟槽结构中。2.根据权利要求1所述的半导体器件结构，其特征在于，半导体器件结构还包括：体区，形成于所述外延结构内，且位于所述柱结构的顶部；栅氧化层，位于所述外延结构上，且所述栅氧化层显露部分所述体区；栅极层，位于所述栅氧化层的表面；源区，位于所述体区内，且位于所述栅氧化层的侧部；层间电介质层，位于栅极层的表面及侧壁，且显露部分所述源区；正面金属电极，位于所述体区、所述源区及所述层间电介质层的表面；背面金属电极，位于所述半导体衬底远离所述外延结构的一侧。3.根据权利要求2所述的半导体器件结构，其特征在于，所述外延结构包括顶层结构层，所述体区形成于所述顶层结构层中。4.根据权利要求2所述的半导体器件结构，其特征在于，所述半导体器件结构还包括引出接触区，所述...
【专利技术属性】
技术研发人员：王鹏，徐大朋，罗杰馨，柴展，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：
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