制造屏蔽栅极沟槽MOSFET装置的方法制造方法及图纸

提供了一种屏蔽栅极沟槽MOSFET装置结构。该装置结构包括在覆盖n+硅衬底的n型外延硅层中形成的MOS栅极沟槽和p体接触沟槽。每个MOS栅极沟槽包括栅极沟槽堆叠体，该栅极沟槽堆叠体具有由中间多晶硅氧化物(IPO)层与上n+栅极多晶硅层分离的下n+屏蔽多晶硅层。IPO层可以通过沉积硅氧化物层或热生长具有最小厚度变化的多晶硅氧化物层来形成。该方法用于在自对准或非自对准的屏蔽栅极沟槽MOSFET装置制造中形成MOS栅极沟槽和p体接触沟槽两者。中形成MOS栅极沟槽和p体接触沟槽两者。中形成MOS栅极沟槽和p体接触沟槽两者。

【技术实现步骤摘要】
【国外来华专利技术】制造屏蔽栅极沟槽MOSFET装置的方法
[0001]相关申请的交叉引用
[0002]本申请是2019年3月1日提交的美国专利申请No.16/290,834的部分继续申请，该申请涉及并要求2018年3月1日提交的美国临时专利申请No.62/637,274的优先权，它们的全部内容通过引用明确并入本文。


[0003]本专利技术涉及半导体装置，更具体地，涉及装置结构和形成沟槽金属氧化物半导体场效应晶体管(MOSFET)装置的方法。

技术介绍

[0004]在功率金属氧化物半导体场效应晶体管(MOSFET)装置中，由于新结构、先进工艺技术和工具的可用性，每平方面积的电阻不断降低，MOSFET产品的裸芯尺寸也越来越小。与低性能较大裸芯面积型功率MOSFET相比，具有较小裸芯尺寸的先进沟槽MOSFET产品中要解决几个挑战，例如：(1)增加的较小裸芯的热阻，以及(2)在非钳位电感、高dv/dt以及二极管恢复操作模式下，提高MOSFET的鲁棒性以处理更高的电流密度。
[0005]制造更薄的裸芯和改善的功率装置封装可以解决功率MOSFET装置中的热阻相关的问题。改善更小裸芯中的功率MOSFET装置的鲁棒性包括例如(1)提供结构和工艺以在MOSFET主体的中间将击穿局部化，(2)确保装置雪崩击穿发生在有源装置单元(MOSFET)而不是终端区域，(3)保持极低的p体源极短路阻抗，以防止MOSFET的寄生NPN双极晶体管导通。非自对准的p体接触与沟槽的掩模未对准导致MOSFET的p体和n+源之间的短路电阻增加。

技术实现思路

[0006]本专利技术的一方面包括一种用于形成屏蔽栅极沟道MOSFET装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成以交替方式设置在前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，栅极沟槽和接触沟槽的阵列从前表面朝向半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中第一深度和第一宽度分别大于第二深度和第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；将侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除未掺杂的多晶硅层以暴露下面的硅氧化物层；从栅极沟槽的侧壁蚀刻具有预定厚度的屏蔽氧化物层，这导致在硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有预定厚度的屏蔽氧化物层也将硅氧化物层的厚度减小相同的预定厚度；在沟槽侧壁和暴露的硅表面上生长栅极氧化物层；以及在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦
化。
[0007]本专利技术的另一方面包括一种用于形成屏蔽栅极沟槽MOSFET装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成以交替方式设置在前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，栅极沟槽和接触沟槽的阵列从前表面朝向半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中第一深度和第一宽度分别大于第二深度和第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；从栅极沟槽的侧壁移除屏蔽氧化物层的暴露部分，这导致在硅氧化物层上方的沟槽侧壁的暴露表面；蚀刻未掺杂的多晶硅层以暴露下面的硅氧化物层，其中蚀刻未掺杂的多晶硅层也蚀刻暴露的侧壁的表面，导致相对于硅氧化物层下方的栅极沟槽的第一宽度，栅极沟槽的宽度在硅氧化物层上方增加至第三宽度；在沟槽侧壁的表面和所有暴露的硅表面上生长栅极氧化物层；以及在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦化。
[0008]本专利技术的另一方面提供了一种用于形成屏蔽栅极沟槽MOSFET装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成设置在前表面的有源区域中的多个栅极沟槽的阵列，栅极沟槽的阵列从前表面朝向半导体衬底正交地延伸，在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；将侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除未掺杂的多晶硅层以暴露下面的硅氧化物层；从栅极沟槽的侧壁蚀刻具有预定厚度的屏蔽氧化物层，这导致在硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有预定厚度的屏蔽氧化物层也将硅氧化物层的厚度减小相同的预定厚度；在沟槽的侧壁和所有暴露的硅表面上生长栅极氧化物层；在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦化；形成在栅极沟槽之间延伸的体区域和源极区域；在前表面形成电介质层；通过蚀刻穿过电介质层和蚀刻穿过沟槽栅极之间的源极区来形成体接触沟槽；以及形成用于源极电极和栅极电极的顶部金属层。
附图说明
[0009]图1是包括屏蔽栅极沟槽MOSFET装置结构的本专利技术实施例的示意图。
[0010]图2A
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2M是用于形成屏蔽栅极沟槽MOSFET装置结构的方法实施例的示例性步骤的示意图；
[0011]图3是包括大单元间距应用的屏蔽栅极沟槽MOSFET装置结构的本专利技术实施例的示意图；
[0012]图4A
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4D是用于形成大单元间距应用的屏蔽栅极沟槽MOSFET装置结构的另一个方法实施例的示例性步骤的示意图；以及
[0013]图5A
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5B示出了包括本专利技术的工艺实施例的流程图。
具体实施方式
[0014]除了功率MOSFET装置的鲁棒性改善之外，本专利技术的实施例还涉及形成用于诸如屏蔽栅极沟槽(SGT)MOSFET装置的半导体装置和其他半导体装置的诸如中间多晶硅电介质(IPD)层或中间多晶硅氧化物(IPO)层的电绝缘的多晶间电介质层的方法。IPD和IPO术语在本申请中可以互换使用，以指代中间多晶硅电介质。
[0015]在SGT MOSFET装置结构的MOS栅极沟槽中，在沟槽的下半部分处的屏蔽多晶硅(poly 1)和沟槽的上半部分处的栅极多晶硅(poly 2)之间的IPO层的厚度变化可能会导致漏极到源极的电阻(Rd)和栅极到漏极的电容(Cgd)中的不期望的变化。本专利技术的实施例包括除相对于栅极沟槽的自对准的源极和p体接触之外的用于最小化IPO层中的厚度变化的方法，以在SGT沟槽MOSFET中实现最小的性能变化，并防止在高温栅极偏置可靠性(HTGB)测试期间出现故障。
[0016]通常，在屏蔽多晶硅沉本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于形成屏蔽栅极沟道MOSFET装置的方法，包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在所述硅层的前表面上形成以交替方式设置在所述前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，所述栅极沟槽和所述接触沟槽的阵列从所述前表面朝向所述半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中所述第一深度和所述第一宽度分别大于所述第二深度和所述第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在所述栅极沟槽内的所述屏蔽氧化物层上形成第一掺杂多晶硅层；在所述第一掺杂多晶硅层上形成硅氧化物层；在所述硅氧化物层上形成未掺杂的多晶硅层；将所述侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除所述未掺杂的多晶硅层以暴露下面的所述硅氧化物层；从所述栅极沟槽的侧壁蚀刻具有所述预定厚度的所述屏蔽氧化物层，这导致在所述硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有所述预定厚度的所述屏蔽氧化物层也将所述硅氧化物层的厚度减小相同的预定厚度；在所述沟槽侧壁和暴露的硅表面上生长栅极氧化物层；以及在所述栅极氧化物层和所述硅氧化物层上形成第二掺杂多晶硅层并平坦化所述第二掺杂多晶硅层。2.根据权利要求1所述的方法，其中形成所述硅氧化物层包括形成厚度等于或大于所述栅极氧化物层厚度的1.5倍的多晶硅氧化物层。3.根据权利要求1所述的方法，其中形成所述硅氧化物层包括以下之一：在所述第一掺杂多晶硅层上热生长所述多晶硅氧化物，以及在所述第一掺杂多晶硅层上沉积二氧化硅。4.根据权利要求1所述的方法，其中形成所述未掺杂的多晶硅层包括将未掺杂的多晶硅沉积到所述硅氧化物层上，并将所述未掺杂的多晶硅层回蚀刻到100nm至150nm范围内的厚度。5.根据权利要求1所述的方法，其中在减小所述屏蔽氧化物层的暴露部分的厚度之后的所述预定厚度为大约20
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30nm。6.根据权利要求5所述的方法，其中使用各项同性蚀刻工艺来执行减小所述屏蔽氧化物层的暴露部分的厚度。7.根据权利要求1所述的方法，其中生长所述屏蔽氧化物层包括生长厚度在约50
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500nm范围内的屏蔽氧化物层。8.根据权利要求1所述的方法，其中生长所述栅极氧化物层包括生长厚度在约10
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150nm范围内的栅极氧化物层。9.根据权利要求1所述的方法，其中用n+离子注入所述第一掺杂多晶硅层和所述第二掺杂多晶硅层。10.根据权利要求1所述的方法，其中每个接触沟槽相对于所述接触沟槽的两侧的所述栅极沟槽是自对准的，从而每个接触沟槽对称地定位在所述栅极沟槽之间。
11.根据权利要求1所述的方法，其中每个接触沟槽相对于所述接触沟槽的两侧的所述栅极沟槽是非自对准的，从而每个接触沟槽不对称地定位在所述栅极沟槽之间。12.根据权利要求1所述的方法，还包括通过向所述半导体层注入具有第二类型导电性的掺杂剂来形成第一接触区域，其中所述第一接触区域在所述阵列中的相邻栅极沟槽之间延伸，其中所述第一接触区域的深度小于所述第一深度且大于所述第二深度。13.根据权利要求12所述的方法，还包括通过穿过每个栅极沟槽的底壁注入具有所述第二类型导电性的掺杂剂，形成至少部分地位于所述第一接触区域内和在所述接触沟槽下方的所述第二类型导电性的第二接触区域，其中所述第二接触区域具有比所述第一接触区域更高的第二类型导电性掺杂剂浓度。14.根据权利要求13所述的方法，还包括用电介质层涂覆所述前表面。15.根据权利要求14所述的方法，还包括在每个接触沟槽内形成接触结构，每个接触结构与源极电极电连接，其中所述第二掺杂接触区域经由所述接触结构与所述源极电极电接触。16.根据权利要求15所述的方法，其中所述接触沟槽中的所述接触结构是所述电介质层上的导电缓冲层的整体部分。17.根据权利要求16所述的方法，其中所述电介质层上的所述导电缓冲层包括Ti/TiN/W层。18.根据权利要求17所述的方法，其中所述源极电极位于所述导电缓冲层上。19.根据权利要求18所述的方法，其中所述源极电极...

【专利技术属性】
技术研发人员：Y哈姆扎，
申请(专利权)人：艾鲍尔半导体，
类型：发明
国别省市：