屏蔽式沟槽器件制造技术

诸如沟槽MOSFET或IGBT的屏蔽沟槽功率器件采用具有下面的多晶硅屏蔽区域的栅极结构，该多晶硅屏蔽区域与器件的外延层或结晶层中的屏蔽区域接触。

Shielded groove device

The shielding trench power device, such as trench MOSFET or IGBT, adopts a gate structure with a polysilicon shielding area below which is in contact with the shielding area in the epitaxial layer or crystal layer of the device.

【技术实现步骤摘要】
屏蔽式沟槽器件相关申请的交叉引用本申请文档要求于2019年3月25日提交的美国专利申请第16/363,812号的较早提交日的权益，要求于2018年5月8日提交的美国临时专利申请第62/668,800号的较早提交日的权益，要求于2018年6月11日提交的美国临时专利申请第62/683,576号的较早提交日的权益，所有这些专利申请都通过引用以其整体并入本文。
技术介绍
具有沟槽栅极的功率半导体器件已经成为工业标准，因为这种器件可以提供低导通电阻和相对高电压的快速开关。特别地，当前具有沟槽栅极结构的功率MOSFET(金属氧化物半导体场效应晶体管)可以实现20V至200V的击穿范围和低导通电阻。屏蔽栅极或有时被称为分离栅极沟槽的MOSFET已经成为用于低压至中压功率MOSFET产品中高性能的当前选择。例如，美国专利第4,941,026号公开了一种具有沟槽内的第二栅极的沟槽功率MOSFET，用于低导通状态电阻。美国专利第5,998,833号公开了具有类似的分离栅极结构的沟槽功率MOSFET，用于高频率开关。美国专利第7,489,011号公开了沟槽MOSFET或沟槽隔离栅极双极晶体管(IGBT)，其可以包含在沟槽MOSFET或IGBT的栅极下方的沟槽中外延生长的场屏蔽区域。例如，ZiaHossain等(ISPSD2016,pp.391-394)、Nishiwaki等(ISPSD2016,pp215-218)、Deng等(ISPSD2016,pp.75-378)、以及Nishiwaki等(ISPSD2017,pp.463-466)还研究了屏蔽栅极沟槽MOSFET的可靠性含义。附图说明图1A示出了包含有源单元和屏蔽接触体的示例性多晶硅屏蔽沟槽MOSFET的一部分。图1B示出了包含栅极接触体和栅极金属区域的示例性多晶硅屏蔽沟槽MOSFET的一部分。图1C示出了包含集成肖特基二极管的示例性多晶硅屏蔽沟槽MOSFET的一部分。图1D示出了包含氧化物填充的沟槽和掩埋的多晶硅屏蔽体的示例性多晶硅屏蔽沟槽MOSFET的边缘终端区域。图2A示出了示例性沟槽IGBT的一部分，其包含多晶硅屏蔽沟槽结构和具有选择性P多晶硅接触体和浮置多晶硅栅极的有源单元。图2B示出了示例性多晶硅屏蔽沟槽IGBT边缘终端区域的一部分。图3A-3E示出了分别包含正方形、圆形、矩形、条形、以及六边形沟槽单元图案的替代性有源单元沟槽图案的俯视图或平面图。图4示出了根据本专利技术的一个示例性实现方式的沟槽半导体器件的俯视图。图5A-5U示出了在用于制造具有自对准的栅极沟槽和源极接触沟槽的P多晶硅沟槽MOSFET器件的工艺期间形成的结构的截面图。图6示出了P多晶硅屏蔽沟道MOSFET的边缘终端区域的截面。图7A-7T示出了在用于制造具有自对准的栅极沟槽和源极接触沟槽的P多晶硅沟槽IGBT的工艺期间形成的结构的截面图。图8A、8B、8C示出了在本专利技术的不同实现方式中的沟槽IGBT的边缘终端区域的配置的截面图。图9A-9U示出了在形成具有没有自对准的栅极沟槽和接触沟槽的屏蔽沟槽MOSFET或IGBT器件的工艺期间产生的结构的截面图。图10A、10B、10C示出了沟槽器件的有源区域和含有栅极结构、电通孔或屏蔽结构上方的电介质的沟槽区域的不同布置的俯视图。附图示出了用于解释目的的示例，而不是专利技术本身。在不同的附图中使用相同的附图标记表示类似或相同的物体。具体实施方式诸如沟槽MOSFET或沟槽IGBT的功率半导体器件包含多晶硅屏蔽区域，即由多晶硅制成的屏蔽区域，其由绝缘体横向地限定；以及另一个屏蔽区域，其位于多晶硅屏蔽区域下方，接触多晶硅屏蔽区域，并且特别地在半导体器件的漂移区域中。新屏蔽结构可以用P型多晶硅PN结类型屏蔽结构来替代屏蔽MOS栅极，以解决厚屏蔽栅极结构的可靠性和制造挑战。通过如采用本文所公开的P多晶硅PN结类型屏蔽结构，可以消除屏蔽氧化物和相关的可靠性问题。图1A-1D示出了根据本专利技术的示例性实施例的沟槽MOSFET100的不同部分的截面图。MOSFET100包含半导体衬底10和上覆外延层12，外延层12可以本质上具有与衬底10相同的导电类型。在示例性实施例中，衬底10是N+硅衬底，外延层12是在衬底10上生长的N型硅的晶体层。外延层12包含相反导电类型的掺杂区域，例如，P体区域14、P+体接触区域15、以及P屏蔽区域16，如下面进一步描述的。源极区域17(例如，N+区域)在外延层12的台面区域M1中，在P体区域14上方或其中，并且与沟槽区域T1中的栅极结构相邻。在与栅极沟槽区域T1相邻的台面区域M1中的体区域14的部分提供沟槽MOSFET100的垂直沟道。漏极接触体可以在MOSFET100的底部上，特别在N+衬底10的底表面上，并且N+衬底10与金属接触焊盘/层(未示出)之间的电接触体可以是欧姆的。在漏极侧的肖特基接触体将使功率MOSFET100成为高漏极-源极电阻(Rds)开关，这通常是不可接受的。MOSFET100中的不同沟槽区域T1、T2和T3可以含有栅极结构、电接触体和/或屏蔽结构上方的电介质。特别地，多晶硅屏蔽区域18可以在所有沟槽区域T1、T2、T3中，并且可以接触外延层12中的下面的屏蔽区域16，但是多晶硅屏蔽区域18上方的结构可以在不同沟槽区域T1、T2、T3中不同。在所示出的实现方式中，每个多晶硅屏蔽区域18是P+多晶硅区域，并且由在其中形成多晶硅屏蔽区域18的沟槽的壁上的侧壁绝缘体22(例如，氧化物)横向地限定。一些多晶硅屏蔽区域18在“栅极”沟槽区域T1中，并且还包含上覆栅极结构。在多晶硅区域18上方，栅极沟槽区域T1的侧壁可以衬有通常称为栅极氧化物20的栅极电介质层20，尽管栅极电介质层20可以含有氧化物，例如二氧化硅(SiO2)，或者另一电介质材料，例如硅氮化物(Si3N4)。多晶硅间电介质间隔体24在栅极沟槽区域T1中的相应多晶硅屏蔽区域18上方，并且将P多晶硅屏蔽区域18与导电栅极26隔离。可以使用重掺杂多晶硅(例如，N+多晶硅，或者填充栅极沟槽区域T1中的多晶硅间电介质间隔体24上方的沟槽的剩余部分的硅化物材料)来形成导电栅极26。在示例性实施例中，MOSFET100提供在每个沟槽栅极26下方延伸的P+多晶硅屏蔽区域18，并且沟槽侧壁上的氧化物间隔体22横向地限定P+多晶硅区域18。绝缘层28(例如，硼磷硅酸盐玻璃(BPSG)层28)上覆外延层12和形成在外延层12的沟槽和台面区域中的结构。图案化绝缘层28以提供用于到下面的有源区域的电连接的开口或通孔。一层或多层金属或其他导电材料可以填充绝缘层28中的开口和通孔，并且可以被图案化以在MOSFET100的顶表面上提供互连体和接触焊盘。MOSFET100特别地包含导电粘附材料，诸如钛(Ti)、氮化钛(TiN)和钨(W)，其填充MOSFET100中的通孔并被图案化以形成与栅极接触区域38电隔离的源极接触区域30。又一金属层(诸如，铝(Al)或铜(Cu)本文档来自技高网...

【技术保护点】
1.一种沟槽器件，包括：/n第一导电类型的半导体层；/n第二导电类型的屏蔽区域，其在所述半导体层中；/n所述第二导电类型的屏蔽多晶硅区域，其在所述屏蔽区域上，并且由第一电介质间隔体横向地限定；/n电介质层，其在所述屏蔽多晶硅区域上；以及/n沟槽栅极结构，其在所述电介质层上。/n

【技术特征摘要】
20180508 US 62/668,800;20180611 US 62/683,576;20191.一种沟槽器件，包括：
第一导电类型的半导体层；
第二导电类型的屏蔽区域，其在所述半导体层中；
所述第二导电类型的屏蔽多晶硅区域，其在所述屏蔽区域上，并且由第一电介质间隔体横向地限定；
电介质层，其在所述屏蔽多晶硅区域上；以及
沟槽栅极结构，其在所述电介质层上。


2.如权利要求1所述的器件，还包括延伸到在所述半导体层中的接触沟槽中的金属接触体，所述接触沟槽在所述半导体层中比所述栅极结构浅。


3.如权利要求1所述的器件，还包括：
衬底，其与底部电极形成欧姆接触，所述半导体层与所述衬底形成结；
所述第二导电类型的多个屏蔽区域，其在所述半导体层中；
所述第二导电类型的并且由电介质间隔体横向地限定的多个屏蔽多晶硅区域，所述屏蔽多晶硅区域分别位于所述屏蔽区域上；以及
多个栅极沟槽结构，其分别在所述屏蔽多晶硅区域上，每个所述栅极沟槽结构包含在所述屏蔽多晶硅区域中的下面的一个上的电介质层，以及所述电介质层上的导电栅极。


4.如权利要求4所述的器件，还包括：
所述第二导电类型的多个体区域，其与所述栅极沟槽结构相邻；
所述第一导电类型的多个源极区域，其在所述体区域中；以及
顶部电极，其欧姆地接触所述源极区域和所述体区域。


5.如权利要求4所述的器件，还包括边缘终端区域，所述边缘终端区域包含多个环，所述环中的一些环包含包围有源器件区域的场板。


6.如权利要求4所述的器件，其中所述沟槽器件包括沟槽IGBT。


7.如权利要求6所述的器件，其中所述IGBT的有源器件区域中的一个或多个屏蔽多晶硅区域欧姆地接触所述发射极电极并用于改善开关速度。


8.如权利要求6所述的沟槽半导体器件，其中所述IGBT的有源器件区域中的一个或多个屏蔽多晶硅区域浮置，并用于减小所述IGBT的集电极与发射极之间的电压降低。


9.如权利要求1所述的器件，其中所述半导体层包括所述沟槽器件的漂移区域。


10.如权利要求1所述的器件，其中所述半导体层是晶体硅层。


11.一种形成垂直沟槽功率器件的方法，所述方法包括：
在第一导电类型的半导体层中形成多个栅极沟槽，所述半导体层上覆在衬底上；
在所述栅极沟槽的侧壁上形成电介质间隔体；
在所述半导体层中形成第二导电类型的屏蔽区域；
在所述栅极沟槽中形成所述第二导电类型的多晶硅屏蔽区域，所述多晶硅屏蔽区域与所述半导体层中的所述屏蔽区域接触，所述多晶硅屏蔽区域由所述栅极沟槽的侧壁上的电介质间隔体横向地限定；
形成上覆所述多晶硅屏蔽区域的电介质间隔体；并且
在所述栅极沟槽中形成导电栅极结构，所...

【专利技术属性】
技术研发人员：H耶尔马兹，
申请(专利权)人：艾鲍尔半导体，
类型：发明
国别省市：美国;US