金属氧化物半导体MOS器件制造技术

本实用新型专利技术公开一种金属氧化物半导体MOS器件，包括N型外延层、位于N型外延层中上部的轻掺杂P型阱层，轻掺杂P型阱层位于第一沟槽、第二沟槽之间区域的上部间隔地设置有第一重掺杂N型源极区、第二重掺杂N型源极区；重掺杂P型区下表面延伸至所述N型外延层内并位于轻掺杂P型阱层的下方，所述重掺杂P型区的宽度在竖直方向下逐渐变小，所述重掺杂P型区与N型外延层的接触面为向下凸起的弧形面；第一重掺杂N型源极区、第二重掺杂N型源极区与轻掺杂P型阱层的接触面均为弧形面，所述轻掺杂P型阱层与N型外延层的接触面为向下凸起的弧形面。本实用新型专利技术MOS器件金属氧化物半导体MOS器件既降低了器件的切换损耗，也使电场更均匀，提高了功率MOS器件的耐电压能力。率MOS器件的耐电压能力。率MOS器件的耐电压能力。

【技术实现步骤摘要】
金属氧化物半导体MOS器件


[0001]本技术涉及一种金属氧化物半导体MOS器件，尤其涉及一种金属氧化物半导体MOS器件。

技术介绍

[0002]沟槽功率MOS器件是在平面式功率MOS器件的基础上发展起来的。与平面式功率MOS器件相比，其具有导通电阻低、饱和压降低、开关速度快、沟道密度高、芯片尺寸小等优点；采用沟槽式结构，消除了平面式功率MOS器件存在的寄生JFET（结型场效应管）效应。目前深沟槽功率MOS器件已经发展成为中低压大功率MOS器件的主流。但是，现有沟槽大功率MOS器件仍然存在诸多待改善的技术问题。

技术实现思路

[0003]本技术提供一种金属氧化物半导体MOS器件，此金属氧化物半导体MOS器件既降低了器件的切换损耗，也使电场更均匀，提高了功率MOS器件的耐电压能力。
[0004]为达到上述目的，本技术采用的技术方案是：一种金属氧化物半导体MOS器件，包括N型外延层、位于N型外延层中上部的轻掺杂P型阱层，此轻掺杂P型阱层中间隔地开有第一沟槽和第二沟槽，位于轻掺杂P型阱层中的第一沟槽和第二沟槽从轻掺杂P型阱层上表面延伸至N型外延层内，所述第一沟槽和第二沟槽内均具有一闸极多晶硅部，所述第一沟槽、第二沟槽分别与各自的闸极多晶硅部之间均通过一闸极氧化层隔离；
[0005]所述轻掺杂P型阱层位于第一沟槽、第二沟槽之间区域的上部间隔地设置有第一重掺杂N型源极区、第二重掺杂N型源极区，此第一重掺杂N型源极区、第二重掺杂N型源极区分别位于第一沟槽、第二沟槽的周边；
[0006]所述轻掺杂P型阱层位于第一重掺杂N型源极区、第二重掺杂N型源极区之间的区域设置有一重掺杂P型区，所述重掺杂P型区上表面位于轻掺杂P型阱层上表面，且重掺杂P型区下表面延伸至所述N型外延层内并位于轻掺杂P型阱层的下方，所述重掺杂P型区的宽度在竖直方向下逐渐变小，所述重掺杂P型区与N型外延层的接触面为向下凸起的弧形面；
[0007]所述第一重掺杂N型源极区、第二重掺杂N型源极区与轻掺杂P型阱层的接触面均为弧形面，所述轻掺杂P型阱层与N型外延层的接触面为向下凸起的弧形面；
[0008]所述第一沟槽、第二沟槽上方和第一重掺杂N型源极区、第二重掺杂N型源极区靠近沟槽的区域上方覆盖有一介电质层，所述重掺杂P型区上方和第一重掺杂N型源极区、第二重掺杂N型源极区远离沟槽的区域上方覆盖有一金属层。
[0009]上述技术方案中的有关内容解释如下：
[0010]1、上述方案中，所述第一沟槽深度与第一重掺杂N型源极区深度的深度比为10：4~6。
[0011]2、上述方案中，所述第二沟槽深度与第二重掺杂N型源极区深度的深度比为10：4~6。
[0012]3、上述方案中，所述第一重掺杂N型源极区、第二重掺杂N型源极区均为高浓度砷掺杂N型源极区。
[0013]由于上述技术方案运用，本技术与现有技术相比具有下列优点：
[0014]1、本技术金属氧化物半导体MOS器件，其轻掺杂P型阱层位于第一重掺杂N型源极区、第二重掺杂N型源极区之间的区域设置有一重掺杂P型区，所述重掺杂P型区上表面位于轻掺杂P型阱层上表面，且重掺杂P型区下表面延伸至所述N型外延层内并位于轻掺杂P型阱层的下方，所述重掺杂P型区的宽度在竖直方向下逐渐变小，所述重掺杂P型区与N型外延层的接触面为向下凸起的弧形面，将最大电场从转移至位于重掺杂P型区下方的N型外延层内，从而降低了器件的切换损耗。
[0015]2、本技术金属氧化物半导体MOS器件，其第一重掺杂N型源极区、第二重掺杂N型源极区与轻掺杂P型阱层的接触面均为弧形面，所述轻掺杂P型阱层与N型外延层的接触面为向下凸起的弧形面，使电场更均匀，提高了功率MOS器件的耐电压能力。
附图说明
[0016]附图1为本技术金属氧化物半导体MOS器件的结构示意图。
[0017]以上附图中：1、N型外延层；2、轻掺杂P型阱层；3、第一沟槽；4、第二沟槽；5、闸极多晶硅部；6、闸极氧化层隔离；7、第一重掺杂N型源极区；8、第二重掺杂N型源极区；9、重掺杂P型区；10、介电质层；11、金属层。
具体实施方式
[0018]下面结合实施例对本技术作进一步描述：
[0019]实施例1：一种金属氧化物半导体MOS器件，包括N型外延层1、位于N型外延层1中上部的轻掺杂P型阱层2，此轻掺杂P型阱层2中间隔地开有第一沟槽3和第二沟槽4，位于轻掺杂P型阱层2中的第一沟槽3和第二沟槽4从轻掺杂P型阱层2上表面延伸至N型外延层1内，所述第一沟槽3和第二沟槽4内均具有一闸极多晶硅部5，所述第一沟槽3、第二沟槽4分别与各自的闸极多晶硅部5之间均通过一闸极氧化层隔离6；
[0020]所述轻掺杂P型阱层2位于第一沟槽3、第二沟槽4之间区域的上部间隔地设置有第一重掺杂N型源极区7、第二重掺杂N型源极区8，此第一重掺杂N型源极区7、第二重掺杂N型源极区8分别位于第一沟槽3、第二沟槽4的周边；
[0021]所述轻掺杂P型阱层2位于第一重掺杂N型源极区7、第二重掺杂N型源极区8之间的区域设置有一重掺杂P型区9，所述重掺杂P型区9上表面位于轻掺杂P型阱层2上表面，且重掺杂P型区9下表面延伸至所述N型外延层1内并位于轻掺杂P型阱层2的下方，所述重掺杂P型区9的宽度在竖直方向下逐渐变小，所述重掺杂P型区9与N型外延层1的接触面为向下凸起的弧形面；
[0022]所述第一重掺杂N型源极区7、第二重掺杂N型源极区8与轻掺杂P型阱层2的接触面均为弧形面，所述轻掺杂P型阱层2与N型外延层1的接触面为向下凸起的弧形面；
[0023]所述第一沟槽3、第二沟槽4上方和第一重掺杂N型源极区7、第二重掺杂N型源极区8靠近沟槽的区域上方覆盖有一介电质层10，所述重掺杂P型区9上方和第一重掺杂N型源极区7、第二重掺杂N型源极区8远离沟槽的区域上方覆盖有一金属层11。
[0024]上述第一沟槽3深度与第一重掺杂N型源极区7深度的深度比为10：4.5。
[0025]上述第二沟槽4深度与第二重掺杂N型源极区8深度的深度比为10：4.5。
[0026]实施例2：一种金属氧化物半导体MOS器件，包括N型外延层1、位于N型外延层1中上部的轻掺杂P型阱层2，此轻掺杂P型阱层2中间隔地开有第一沟槽3和第二沟槽4，位于轻掺杂P型阱层2中的第一沟槽3和第二沟槽4从轻掺杂P型阱层2上表面延伸至N型外延层1内，所述第一沟槽3和第二沟槽4内均具有一闸极多晶硅部5，所述第一沟槽3、第二沟槽4分别与各自的闸极多晶硅部5之间均通过一闸极氧化层隔离6；
[0027]所述轻掺杂P型阱层2位于第一沟槽3、第二沟槽4之间区域的上部间隔地设置有第一重掺杂N型源极区7、第二重掺杂N型源极区8，此第一重掺杂N型源极区7、第二重掺杂N型源极区8分别位于第一沟槽3、第二沟槽4的周边；
[0028]所述轻掺杂P型阱层2位于第一重掺杂N型源极区7、第二重掺杂N型源极区8之间的区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种金属氧化物半导体MOS器件，其特征在于：包括N型外延层（1）、位于N型外延层（1）中上部的轻掺杂P型阱层（2），此轻掺杂P型阱层（2）中间隔地开有第一沟槽（3）和第二沟槽（4），位于轻掺杂P型阱层（2）中的第一沟槽（3）和第二沟槽（4）从轻掺杂P型阱层（2）上表面延伸至N型外延层（1）内，所述第一沟槽（3）和第二沟槽（4）内均具有一闸极多晶硅部（5），所述第一沟槽（3）、第二沟槽（4）分别与各自的闸极多晶硅部（5）之间均通过一闸极氧化层隔离（6）；所述轻掺杂P型阱层（2）位于第一沟槽（3）、第二沟槽（4）之间区域的上部间隔地设置有第一重掺杂N型源极区（7）、第二重掺杂N型源极区（8），此第一重掺杂N型源极区（7）、第二重掺杂N型源极区（8）分别位于第一沟槽（3）、第二沟槽（4）的周边；所述轻掺杂P型阱层（2）位于第一重掺杂N型源极区（7）、第二重掺杂N型源极区（8）之间的区域设置有一重掺杂P型区（9），所述重掺杂P型区（9）上表面位于轻掺杂P型阱层（2）上表面，且重掺杂P型区（9）下表面延伸至所述N型外延层（1）内并位于轻掺杂P型阱层（2）的下方，所述重掺杂P型...

【专利技术属性】
技术研发人员：李振道，孙明光，
申请(专利权)人：江苏应能微电子有限公司，
类型：新型
国别省市：