【技术实现步骤摘要】
【国外来华专利技术】封装面积减小的高带宽管芯到管芯互连件
技术介绍
[0001]本文所述的实施方案涉及半导体封装，并且更具体地讲，涉及折叠管芯封装结构。
[0002]
技术介绍
[0003]对便携式和移动电子设备诸如移动电话、个人数字助理(PDA)、数字相机、便携式播放器、游戏设备和其他移动设备的当前市场需求要求将更多性能和特征集成到越来越小的空间中。虽然半导体管芯封装的形状因数(例如，厚度)和占位面积(例如，面积)正在减小，但片上系统(SoC)设计正变得更加复杂。
[0004]缩放特征以减少单片管芯中的技术节点通常是满足较高SoC需求和减小面积两者的方法。这继而对设计验证提出了显著更高的要求，这导致对芯片(也称为管芯)内的某些SoC核(也称为IP块)的硬件和/或软件(诸如中央处理单元(CPU)、GPU(图形处理单元)、存储器应用处理器(MEM/AP)、电压调节、无源集成等)的划分。
[0005]最近，行业已开始研究将SoC核管芯分裂成单独的管芯。若干先进的封装解决方案已成为适应SoC管芯分裂的潜在候选方案，诸如具有重新分布层(RDL)的扇出型封装、具有并排安装在中介层上的管芯的2.5D封装、或具有堆叠管芯的3D封装。
技术实现思路
[0006]实施方案描述了包括折叠管芯布置的封装结构。具体地讲，此类折叠管芯布置可用于将SoC核分裂成单独的管芯。在一个实施方案中，折叠管芯布置利用竖直中介层和局部中介层的组合来实现，以电连接分裂的管芯。竖直中介层提供竖直互连，而局部中介层提供横向互连。
附图说明>[0007]图1是根据一个实施方案的堆叠封装结构的横截面侧视图图示。
[0008]图2是根据一个实施方案的各种封装部件的示意性顶视图布局图示。
[0009]图3是示出了根据一个实施方案的形成封装结构的序列的流程图。
[0010]图4A至图4F是根据一个实施方案的形成封装结构的序列的横截面侧视图图示。
[0011]图5是根据一个实施方案的堆叠封装结构的横截面侧视图图示。
[0012]图6是根据一个实施方案的倒装芯片球珊阵列封装结构的横截面侧视图图示。
具体实施方式
[0013]实施方案描述了包括折叠管芯布置的封装结构。具体地讲，此类折叠管芯布置可用于将SoC核分裂成单独的管芯。在一个实施方案中，封装结构包括第一布线层，该第一布线层包括第一侧和与第一侧相对的第二侧。第一管芯和竖直中介层可以并排位于第一布线层的第一侧上。该竖直中介层包括从竖直中介层的与第一布线层的第一侧耦接的第一侧到
竖直中介层的与竖直中介层的第一侧相对的第二侧的电互连件。第二管芯面朝下位于竖直中介层的第二侧上并与该竖直中介层电连接，并且局部中介层位于第一布线层的第二侧上并与第一管芯和竖直中介层电连接。
[0014]在一个方面，根据实施方案的折叠管芯封装结构可利用竖直堆叠和局部中介层两者来同时实现高带宽管芯到管芯互连件和封装占位面积(面积)减小。与扇出型RDL或2.5D封装解决方案相比，此类堆叠布置可减少占位面积。此外，与3D封装解决方案相比，此类堆叠布置可提供显著的成本节省。在3D封装解决方案中，使用诸如硅通孔(TSV)的技术形成的面到面管芯互连件可为昂贵的。
[0015]在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸和工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
[0016]本文所使用的术语“在
…
上方”、“至”、“在
…
之间”、“跨”和“在
…
上”可指一层相对于其他层的相对位置。一层相对于另一层来说为“在其上方”、“跨其”、或“在其上”或者结合“至”另一层或者与另一层“接触”可为直接与另一层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
[0017]现在参见图1，根据实施方案提供了堆叠封装(PoP)结构的横截面侧视图图示。如图所示，PoP结构300可包括具有根据实施方案的折叠管芯布置的下部封装结构100，以及安装在下部封装结构100上的顶部封装结构200。如图所示，下部封装结构100可包括第一封装级111和在第一封装级111下方的第二封装级171。第一封装级可包括堆叠在第一管芯110上并与第一管芯110偏置的第一管芯140。例如，这可通过将第一管芯140堆叠在第二管芯110和机械小芯片120(例如，硅)上来实现。竖直中介层130也堆叠在第二管芯110上，并且与第二管芯电连接。布线层160跨越第一管芯140的端子146和竖直中介层130的端子136。根据实施方案，布线层160可与竖直中介层130和第一管芯140扇出或扇入连接。虽然布线层160可在竖直中介层130与第一管芯140之间形成一些电连接，但根据实施方案，布线层160不形成竖直中介层130与第一管芯140之间的所有电连接。在一些实施方案中，布线层160不包括竖直中介层与第一管芯之间的任何电连接。如图1所示，位于第二封装级171内的局部中介层170可用于完成第一管芯140与竖直中介层130之间的电连接，其继而连接到第二管芯110，从而完成从第一管芯140到布线层160(任选的)、到局部中介层170、到布线层160(任选的)、到竖直中介层130、到第二管芯110的电路径。因此，该方法利用竖直堆叠(第一管芯140、第二管芯110、竖直中介层130)以及局部中介层170两者来实现高带宽管芯到管芯互连和封装面积减小两者。
[0018]根据实施方案，例如，第一管芯140可为包括较高性能核(例如CPU、GPU)或用较小节点技术制造的核的主芯片，而第二管芯110可为包括较低性能核(例如RF、存储器)或用较大节点技术制造的核的子芯片。设想了多种潜在的管芯分裂原因。
[0019]在一个实施方案中，封装结构包括第一布线层160，该第一布线层包括第一侧162和与第一侧相对的第二侧164。第一管芯140和竖直中介层130并排(并且横向相邻)位于第一布线层160的第一侧162上。该竖直中介层130包括从竖直中介层的与第一布线层160的第一侧162耦接的第一侧132到竖直中介层的与竖直中介层的第一侧相对的第二侧164的电互连件130。例如，电互连件130可为或包括穿过块状硅小芯片的柱或硅通孔(TSV)。第二管芯110面朝下位于竖直中介层130的第二侧134上并与竖直中介层的第二侧电连接。根据实施方案，局部中介层170安装在第一布线层160本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种封装结构，包括：第一布线层，所述第一布线层包括第一侧和与所述第一侧相对的第二侧；第一管芯和竖直中介层，所述第一管芯和所述竖直中介层并排位于所述第一布线层的所述第一侧上，其中所述竖直中介层包括从所述竖直中介层的与所述第一布线层的所述第一侧耦接的第一侧到所述竖直中介层的与所述竖直中介层的所述第一侧相对的第二侧的电互连件；第二管芯，所述第二管芯面朝下位于所述竖直中介层的所述第二侧上并与所述竖直中介层的所述第二侧电连接；和局部中介层，所述局部中介层位于所述第一布线层的所述第二侧上并且与所述第一管芯和所述竖直中介层电连接。2.根据权利要求1所述的封装结构，其中所述局部中介层在所述局部中介层的第一侧上包括多个端子，所述局部中介层的所述第一侧与所述第一布线层的所述第二侧耦接，并且所述局部中介层在所述局部中介层的第二侧上不包括端子，所述局部中介层的所述第二侧与所述局部中介层的所述第一侧相对。3.根据权利要求1所述的封装结构，其中所述第一管芯占据比所述第二管芯占据的面积大的面积。4.根据权利要求3所述的封装结构，其中所述第一管芯和所述第二管芯包括分裂逻辑。5.根据权利要求3所述的封装结构，其中所述第一管芯的第一晶体管形成有比所述第二管芯的第二晶体管的处理节点小的处理节点。6.根据权利要求3所述的封装结构，其中所述第二管芯占据比所述竖直中介层占据的面积大并且比所述局部中介层占据的面积大的面积。7.根据权利要求2所述的封装结构，其中所述竖直中介层与所述第二管芯混合接合。8.根据权利要求2所述的封装结构，其中焊料凸块将所述竖直中介层与所述第二管芯电连接。9.根据权利要求1所述的封装结构，还包括第一模制化合物，所述第一模制化合物包封所述第一管芯、所述竖直中介层和所述第二管芯。10.根据权利要求1所述的封装结构，...
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