半导体元件及静电放电防护方法技术

本发明专利技术公开了一种半导体元件及静电放电防护方法，半导体元件包括第一源/漏极区、第二源/漏极区、基极区、第一静电放电区及第二静电放电区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一源/漏极区及第二源/漏极区形成于基极区上。第一静电放电区包含第一型的第一掺杂区及第二型的第一阱区。第一掺杂区用以接收第二电源电压，且形成于第一阱区中。第二静电放电区包含第一型的第二掺杂区及第二型的第二阱区。第二掺杂区用以接收第一电源电压，且形成于第二阱区中。第一源/漏极区及该第二源/漏极区设置于第一静电放电区及第二静电放电区之间。第一静电放电区及第二静电放电区之间。第一静电放电区及第二静电放电区之间。

【技术实现步骤摘要】
半导体元件及静电放电防护方法


[0001]本专利技术关于一种半导体元件及静电放电防护方法，特别是能将静电从半导体元件泄放至外界的技术。

技术介绍

[0002]在半导体元件设计上，由于人体放电或机器放电的因素，静电放电造成的电流容易对电路内部造成损害。因此，半导体元件中需要设置静电放电防护电路，达到静电保护的目的。

技术实现思路

[0003]本专利技术的一个方面为半导体元件，包括第一源/漏极区、第二源/漏极区、基极区、第一静电放电区及第二静电放电区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一源/漏极区及第二源/漏极区形成于基极区上。第一静电放电区包含第一型的第一掺杂区及第二型的第一阱区。第一掺杂区用以接收第二电源电压，且形成于第一阱区中。第二静电放电区包含第一型的第二掺杂区及第二型的第二阱区。第二掺杂区用以接收第一电源电压，且形成于第二阱区中。第一源/漏极区及该第二源/漏极区设置于第一静电放电区及第二静电放电区之间。
[0004]本专利技术的另一个方面为静电放电防护方法，包含下列步骤：导通第一型的第一掺杂区至第二型的第一源/漏极区间的第一静电放电路径。第一型的基极区及第二型的第一阱区耦接于第一掺杂区及第一源/漏极区之间。导通第一型的第二掺杂区至第二型的第二源/漏极区的第二静电放电路径。基极区及第二型的第二阱区耦接于第二掺杂区及第二源/漏极区之间。
[0005]本专利技术的一个方面为半导体元件，包含电压控制元件及第一控制电路。电压控制元件包含第一源/漏极区、第二源/漏极区与栅极区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一控制电路包含接收电路及控制开关。接收电路用以接收第一电源电压及第二电源电压，且接收电路还用以根据第一电源电压及第二电源电压中的较高者输出第一控制电压。控制开关用以响应于第一电源电压而导通，以将第一控制电压输出至电压控制元件的栅极区。
[0006]本专利技术通过半导体元件内的双向静电放电路径泄放静电放电电流。同时，通过第一控制电路，将能确保半导体元件于关闭状态下能完全关断，而不会产生漏电路径。
附图说明
[0007]图1为根据本专利技术的部分实施例所绘示的半导体元件的示意图。
[0008]图2为根据本专利技术的部分实施例的半导体元件应用于集成电路的示意图。
[0009]图3为根据本专利技术的其他实施例所绘示的半导体元件的示意图。
[0010]图4为根据本专利技术的其他实施例所绘示的半导体元件的示意图。
[0011]图5为根据本专利技术的部分实施例所绘示的静电放电防护方法的流程图。
[0012]【符号说明】
[0013]100:半导体元件
[0014]200:电压控制元件
[0015]210:第一源/漏极区
[0016]220:第二源/漏极区
[0017]230:基极区
[0018]231:缓冲区
[0019]240:栅极区
[0020]250:第一静电放电区
[0021]251:第一掺杂区
[0022]251A:第一掺杂区
[0023]251B:第三阱区
[0024]252:第一阱区
[0025]260:第二静电放电区
[0026]261:第二掺杂区
[0027]261A:第二掺杂区
[0028]261B:第四阱区
[0029]262:第二阱区
[0030]270:掺杂阱区
[0031]300:第一控制电路
[0032]310:接收电路
[0033]311:第一开关元件
[0034]312:第二开关元件
[0035]320:控制开关
[0036]400:第二控制电路
[0037]VDD:第一电源电压
[0038]VDD0:第二电源电压
[0039]C1:储能元件
[0040]SCR1:第一静电放电路径
[0041]SCR2:第二静电放电路径
[0042]Die1:第一集成电路
[0043]Die2:第二集成电路
[0044]V1:第一控制电压
[0045]V2:第二控制电压
[0046]P1:输入输出焊垫
[0047]P2:输入输出焊垫
[0048]S501～S505:步骤
具体实施方式
[0049]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。
[0050]以下将以附图公开本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
[0051]在本专利技术中，当一元件被称为「连接」或「耦接」时，可指「电性连接」或「电性耦接」。「连接」或「耦接」亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本专利技术中使用「第一」、「第二」、
…
等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本专利技术。
[0052]本专利技术是关于一种半导体元件及静电放电防护方法。请参阅图1所示，半导体元件100包含电压控制元件200。电压控制元件200包含第一源/漏极区210、第二源/漏极区220、基极区230、第一静电放电区250及第二静电放电区260。第一源/漏极区210用以接收第一电源电压VDD。第二源/漏极区220用以接收一第二电源电压VDD0。第一源/漏极区210及第二源/漏极区220形成于基极区230中。
[0053]在部份实施例中，电压控制元件200还包含栅极区240。栅极区240设置于第一源/漏极区210及第二源/漏极区220的上方，且位在第一源/漏极区210及第二源/漏极区220之间。在一些实施例中，第一源/漏极区210及第二源/漏极区220为P型掺杂区、基极区230为N型掺杂区。如此一来，第一源/漏极区210、第二源/漏极区220、基极区230与栅极区240可用以共同操作为P型金属氧化物半导体场效晶体管(PMOS)。在一些实施例中，「源/漏极区」此一用语是指可作为源极区或是漏极区。举例来说，当第一源/漏极区210作为P型金属氧化物半导体场效晶体管的「源极」时，第二源/漏极区220作为P型金属氧化物半导体场效晶体管的「漏极」。同理，当第一源/漏极区210作为P型金属氧化物半导体场效晶体管的「漏极」时，第二源/漏极区220作为P型金属氧化物半导体场效晶体管的「源极」。
[0054]为清楚说明本专利技术的技术方案，下述实施例以第一源/漏极区210、第二源/漏极区220、基极区230与栅极区240共同操作为P型金属氧化物半导体场效本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一第一源/漏极区，用以接收一第一电源电压；一第二源/漏极区，用以接收一第二电源电压；及一基极区，该第一源/漏极区及该第二源/漏极区形成于该基极区上；一第一静电放电区，包含第一型的一第一掺杂区及一第二型的一第一阱区，其中该第一掺杂区用以接收该第二电源电压，且形成于该第一阱区中；以及一第二静电放电区，包含第一型的一第二掺杂区及第二型的一第二阱区，其中该第二掺杂区用以接收该第一电源电压，且形成于该第二阱区中，该第一源/漏极区及该第二源/漏极区设置于该第一静电放电区及该第二静电放电区之间。2.根据权利要求1所述的半导体元件，其中当该第一源/漏极区接收一静电放电电压时，该第一源/漏极区、该基极区、该第一阱区及该第一掺杂区形成一第一静电放电路径；当该第二源/漏极区接收一静电放电电压时，该第二源/漏极区、该基极区、该第二阱区及该第二掺杂区形成一第二静电放电路径。3.根据权利要求1所述的半导体元件，其中该第一阱区与该第二阱区以相同的一掺杂阱区来实现，且该基极区形成于该掺杂阱区中。4.根据权利要求1所述的半导体元件，还包含一第一控制电路，该第一控制电路包含：一接收电路，用以接收该第一电源电压及该第二电源电压，且该接收电路还用以根据该第一电源电压及该第二电源电压中的较高的一者输出一第一控制电压；以及一控制开关，用以响应于该第一电源电压而导通，以将该...

【专利技术属性】
技术研发人员：王世钰，黄文聪，徐志纬，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：