一种集成电路及其晶体管器件以及制备方法技术

一种集成电路及其晶体管器件以及制备方法，晶体管器件包括第一MOS管和第二MOS管，通过将第一MOS管的源极和第二MOS管的漏极共同形成于第一掺杂区中，且第一掺杂区与集成电路的一管脚耦接，第二MOS管的栅极、源极及衬底接地，使得第二MOS管集成于第一MOS管中且与第一MOS管串联，从而使得第二MOS管可以将管脚和第一MOS管的浪涌电流泄放到地，从而对第一MOS管和其所在的集成电路实现了ESD抑制，即本晶体管器件可不通过额外接入浪涌防护器件的方式，仅自身便可以实现ESD抑制，解决了传统的技术方案中存在无法进行ESD浪涌保护占用集成电路空间大的问题。空间大的问题。空间大的问题。

【技术实现步骤摘要】
一种集成电路及其晶体管器件以及制备方法


[0001]本申请属于半导体
，尤其涉及一种集成电路及其晶体管器件以及制备方法。

技术介绍

[0002]目前，设计优良的半导体器件，会给集成电路及版图设计带来极大的方便。在集成电路版图中，在LED照明驱动芯片当中，高压LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)的源极一方面与驱动芯片内部电路元件有相连，一方面又与驱动芯片的外部输入输出引脚连接，当驱动芯片的引脚接触到ESD(ElectroStatic Discharge，静电放电)浪涌时，容易对LDMOS和其所在的芯片造成损坏，因此，需要对LDMOS的源极进行保护，现有的技术方案中一般是在LDMOS源端，额外并联一个GGMOS(Gate-Gnd Metal Oxide Semiconductor，栅极金属氧化物半导体)，但此GGMOS需要额外占用一块芯片空间，因此，传统的技术方案中存在无法进行ESD浪涌保护或占用集成电路空间大的问题。

技术实现思路

[0003]本申请的目的在于提供一种集成电路及其晶体管器件以及制备方法，旨在解决传统的技术方案中存在的无法进行ESD浪涌保护或占用集成电路空间大的问题。
[0004]本申请实施例的第一方面提了一种用于集成电路的晶体管器件，包括第一MOS管和第二MOS管，所述第一MOS管的源极和所述第二MOS管漏极共同形成在第一掺杂区中，所述第一掺杂区与所述集成电路的一管脚耦接，所述第二MOS管的栅极、源极及衬底接地，所述第二MOS管被配置为泄放所述管脚和所述第一MOS管的浪涌电流。
[0005]本申请实施例的第二方面提了一种集成电路，包括：本申请实施例的第一方面所述的晶体管器件。
[0006]本申请实施例的第三方面提了一种晶体管器件的制备方法，包括：
[0007]在第一导电类型的衬底上形成第一导电类型的第一阱区和第二导电类型的第二阱区；
[0008]在所述第一阱区的上表面和所述第二阱区的上表面，生长第一二氧化硅层，并通过光刻刻蚀的方式形成场氧化层；
[0009]在所述第一阱区的上表面，生长第二二氧化硅层以形成栅氧化层，并形成所述晶体管器件的第一半成品结构；
[0010]在所述第一半成品结构的上表面淀积多晶硅层，并利用光刻、刻蚀的方法，定义出第一多晶硅栅极和第二多晶硅栅极；
[0011]在所述第一阱区上表面间隔地形成同为第二导电类型的第一掺杂区和第二掺杂区；
[0012]所述第一阱区上表面形成第一导电类型的第三掺杂区，以形成所述晶体管器件的
第二半成品结构，所述第三掺杂区与所述第二掺杂区沿所述第一掺杂区的长度方向相互间隔排列；
[0013]在所述第二半成品结构的上表面淀积介质层，并通过光刻、刻蚀的方式在所述介质层上打开多个引线孔；
[0014]在所述介质层上淀积金属层，并通过光刻、刻蚀的方式在所述金属层上定义出多个用于对外连接的金属电极；
[0015]所述第一掺杂区、所述第二多晶硅栅极、所述第一阱区以及第二阱区构成第一MOS管，所述第一阱区、所述第一掺杂区、所述第二掺杂区、所述第三掺杂区以及所述第一多晶硅栅极构成第二MOS管，所述第一MOS管和第二MOS管构成所述晶体管器件。
[0016]上述的集成电路的晶体管器件包括第一MOS管和第二MOS管，通过将第一MOS管的源极和第二MOS管的漏极共同形成于第一掺杂区中，且第一掺杂区与集成电路的一管脚耦接，第二MOS管的栅极、源极及衬底接地，使得第二MOS管集成于第一MOS管中且与第一MOS管串联，从而使得第二MOS管可以将管脚和第一MOS管的浪涌电流泄放到地，从而对第一MOS管和其所在的集成电路实现了ESD抑制，即本晶体管器件可不通过额外接入浪涌防护器件的方式，仅自身便可以实现ESD抑制，解决了传统的技术方案中存在无法进行ESD浪涌保护或占用集成电路空间大的问题。
附图说明
[0017]图1为本申请一实施例提供的晶体管器件的电路示意图；
[0018]图2为图1所示的晶体管器件的平面结构示意图；
[0019]图3为图2所示的晶体管器件延A线的垂直结构示意图；
[0020]图4为图2所示的晶体管器件延B线的垂直结构示意图；
[0021]图5为本申请一实施例提供的晶体管器件的制备方法的具体流程图。
具体实施方式
[0022]为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0023]需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
[0024]需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
[0025]此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0026]现有的技术方案中一般是在LDMOS的源极，额外并联一个GGMOS从而对LDMOS的ESD浪涌电流进行泄放，但此GGMOS需要额外占用一块芯片空间，从而使得芯片的面积受限，且这种方式下GGMOS对LDMOS电流泄放不均匀，因而ESD的保护效果并不理想。
[0027]图1示出了本申请实施例提供的晶体管器件的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0028]请参阅图1和图2，本实施例中的用于集成电路的晶体管器件，包括第一MOS管Q1和第二MOS管Q2，第一MOS管Q1的源极S1和第二MOS管Q2漏极D2共同形成在第一掺杂区31中，第一掺杂区31与集成电路的一管脚耦接，第二MOS管Q2的栅极G2、源极S2及衬底10接地，被配置为泄放管脚和第一MOS管Q1的浪涌电流。
[0029]应理解，本实施例中通过将第一MOS管Q1的源极S1和第二MOS管Q2漏极D2共同形成在第一掺杂区31中，使得第一MOS管Q1和第二MOS管Q2串联且集成为一个晶体管器件整体；本实施例中的第二MOS管Q2的栅极G2、源极S2及衬底10接地通过集成电路的一接地管脚接地。第一MOS管Q1和第二MOS管Q2可以分别为LDMOS管和GG本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于集成电路的晶体管器件，其特征在于，包括第一MOS管和第二MOS管，所述第一MOS管的源极和所述第二MOS管漏极共同形成在第一掺杂区中，所述第一掺杂区与所述集成电路的一管脚耦接，所述第二MOS管的栅极、源极及衬底接地，所述第二MOS管被配置为泄放所述管脚和所述第一MOS管的浪涌电流。2.如权利要求1所述的晶体管器件，其特征在于，还包括衬底和形成在所述衬底之上的第一导电类型的第一阱区，所述第一掺杂区形成于所述第一阱区的上表面，所述第一掺杂区为第二导电类型。3.如权利要求2所述的晶体管器件，其特征在于，还包括第二导电类型的第二阱区，所述第二阱区形成在所述衬底上，且所述第二阱区与所述第一阱区相邻设置，所述第二阱区作为所述第一MOS管的漏极。4.如权利要求3所述的晶体管器件，其特征在于，还包括：第二导电类型的第二掺杂区，所述第二掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第二掺杂区包括有第一数目的第一子区域，各所述第一子区域通过一金属线短接成为所述第二MOS管的源极；第一导电类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第三掺杂区包括有第一数目的第二子区域，各所述第二子区域通过一金属线短接成为所述晶体管器件的体极，所述第一子区域分别和所述第二子区域沿所述第一掺杂区的长度方向相互间隔排列，各所述第一子区域和各所述第二子区域共同形成所述第一数目的PN结。5.如权利要求4所述的晶体管器件，其特征在于，还包括第一多晶硅栅极，所述第一多晶硅栅极形成于所述第一阱区的上表面，且所述第一多晶硅栅极位于所述第一掺杂区与所述第二掺杂区之间的区域的上方，所述第一多晶硅栅极作为所述第二MOS管的栅极。6.如权利要求5所述的晶体管器件，其特征在于，还包括栅氧...

【专利技术属性】
技术研发人员：方绍明，戴文芳，李照华，
申请(专利权)人：深圳市明微电子股份有限公司，
类型：发明
国别省市：