一种静电保护电路制造技术

本实用新型专利技术公开了一种静电保护电路，包括接入VDD端的PMOS晶体管Q9、NMOS晶体管Q1、电阻R5、电阻R1和电阻R4，还包括PMOS晶体管Q10、PMOS晶体管Q6、PMOS晶体管Q8、PMOS晶体管Q3、PMOS晶体管Q7、PMOS晶体管Q5、NMOS晶体管Q4、NMOS晶体管Q2。本实用新型专利技术的静电保护电路增加一个延时电路对PMOS晶体管的通断进行控制，由于PMOS晶体管导通电阻小于串联二极管的导通电阻。因此，本实用新型专利技术静电保护电路能够加快泄放次级电路的导通速度，进而提高ESD保护电路的ESD能力。另外，本实用新型专利技术电路中的高频低阻的运用解决了电池供电时起动难的问题。而采用高频低阻的电容可缓解冲击电流大的难题，进而解决了供电时起动难的问题。而解决了供电时起动难的问题。而解决了供电时起动难的问题。

【技术实现步骤摘要】
一种静电保护电路


[0001]本技术涉及电路，具体的说是涉及一种静电保护电路。

技术介绍

[0002]在集成电路芯片制造、封装、测试、运输以及使用的过程之中，存在着多种不同的静电放电模式，当这些静电电荷积累在MOS晶体管的栅极上时，由于MOS晶体管的栅电容很小，这些静电电荷会形成很大的等效栅压，导致器件或者电路的失效，这就是静电放电问题。
[0003]在现有芯片设计的过程中，ESD设计是很重要的一环，为了节约成本，经常会利用低压工艺实现高压电路。其中MOS晶体管包括PMOS管和NMOS管，PMOS管也称作P型晶体管，NMOS管也称作N型晶体管。
[0004]为了保护低压器件，现有的ESD保护电路通过电阻分压产生一个中间电平，并在电源VDD和中间电平之间串联多个二极管为充电。由于串联二极管充电速度慢，会限制的充电速度，进而限制整个电路的ESD能力。
[0005]因此，传统的静电保护电路需要改进。

技术实现思路

[0006]针对现有技术中的不足，本技术要解决的技术问题在于提供了一种静电保护电路。
[0007]为解决上述技术问题，本技术通过以下方案来实现：本技术的一种静电保护电路，包括：
[0008]接入VDD端的PMOS晶体管Q9、NMOS晶体管Q1、电阻R5、电阻R1和电阻R4，所述PMOS晶体管Q9的源极连接VDD端，所述NMOS晶体管Q1的漏极接入所述VDD端；
[0009]PMOS晶体管Q10，所述PMOS晶体管Q10的源极连接所述PMOS晶体管Q9的漏极；
[0010]PMOS晶体管Q6，其源极和漏极互接并接至所述电阻R4的另一端、所述PMOS晶体管Q9的栅极；
[0011]PMOS晶体管Q8，其栅极与所述PMOS晶体管Q9的栅极连接，其源极连接所述电阻R5的另一端，其漏极分别连接所述电阻R1的另一端、电阻R2、电阻R3、所述NMOS晶体管Q1的栅极，所述电阻R2的另一端接至VSS端；
[0012]PMOS晶体管Q3，其源极连接至所述NMOS晶体管Q1的栅极；
[0013]PMOS晶体管Q7，其栅极连接至所述PMOS晶体管Q6的栅极，其源极和漏极互接并接入VSS端，
[0014]PMOS晶体管Q5，其栅极连接所述电阻R3的另一端、所述PMOS晶体管Q3的栅极，其源极和漏极互接并接至VSS端；
[0015]NMOS晶体管Q4，其栅极连接所述PMOS晶体管Q3的栅极，其源极接至VSS端，其漏极接至所述PMOS晶体管Q3的漏极；
[0016]NMOS晶体管Q2，其栅极连接所述PMOS晶体管Q3的漏极、所述PMOS晶体管Q10的漏极，其漏极接至所述NMOS晶体管Q1的源极，其源极接至VSS端。
[0017]进一步的，所述VDD端、VSS端接入输入电源电路，所述电源电路中接有变压器T1，所述变压器T1的原边具有三端子脚；
[0018]所述变压器T1的原边的第一端子脚分别连接第一MOS管V1的源极、二极管D1的正极；
[0019]所述变压器T1的原边的第二端子脚分别连接第二MOS管V2的源极、二极管D2的正极；
[0020]所述变压器T1的原边的第三端子脚分别连接有电阻R12、电容C2、电阻R11、电容C1、电容C4、电容C3，所述电阻R12和电容C2并联且其并联后接至所述二极管D2的负极，所述电阻R11和所述电容C1并联且其并联后接至二极管D1的负极，所述电容C4、电容C3的另一端分别接地，所述变压器T1的原边的第二端子脚接至充电电池正极；
[0021]所述第一MOS管V1的栅极连接有电阻R13，所述电阻R13的另一端连接有电阻R14和一方波电路的一个输出端，所述第一MOS管V1的漏极连接有并联的三个电阻，该三个电阻并联的另一端接地；
[0022]所述第二MOS管V2的栅极连接有电阻R15，电阻R15的另一端连接有电阻R16和所述方波电路的另一个输出端，电阻R16的另一端接地，所述第二MOS管V2的漏极连接所述第一MOS管V1的漏极。
[0023]更进一步的，所述电容C3为高频低阻电容。
[0024]更进一步的，所述电容C4为高频低阻电容。
[0025]相对于现有技术，本技术的有益效果是：本技术的静电保护电路增加一个延时电路对PMOS晶体管的通断进行控制，由于PMOS晶体管导通电阻小于串联二极管的导通电阻。因此，本技术静电保护电路能够加快泄放次级电路的导通速度，进而提高ESD保护电路的ESD能力。另外，本技术电路中的高频低阻的运用解决了电池供电时起动难的问题。而采用高频低阻的电容可缓解冲击电流大的难题，进而解决了供电时起动难的问题。
附图说明
[0026]图1为本技术静电保护电路图。
[0027]图2为与图1电连接的电源电路图。
具体实施方式
[0028]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，使本技术的优点和特征能更易于被本领域技术人员理解，从而对本技术的保护范围做出更为清楚明确的界定。显然，本技术所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0029]在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖
直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0030]在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0031]此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0032]实施例1：本技术的具体结构如下：
[0033]请参照附图1
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2，本技术的一种静电保护电路，包括：
[0034]接入VDD端的PMOS晶体管Q9、NMOS晶体管Q1、电阻R5、电阻R1和电阻R4，所述PMOS晶体管Q9的源极连接VDD端，所述NMOS晶体管Q1的漏极接入所述VDD端；
[0035]PMOS晶体管Q10，所述PMOS晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护电路，其特征在于，包括：接入VDD端的PMOS晶体管Q9、NMOS晶体管Q1、电阻R5、电阻R1和电阻R4，所述PMOS晶体管Q9的源极连接VDD端，所述NMOS晶体管Q1的漏极接入所述VDD端；PMOS晶体管Q10，所述PMOS晶体管Q10的源极连接所述PMOS晶体管Q9的漏极；PMOS晶体管Q6，其源极和漏极互接并接至所述电阻R4的另一端、所述PMOS晶体管Q9的栅极；PMOS晶体管Q8，其栅极与所述PMOS晶体管Q9的栅极连接，其源极连接所述电阻R5的另一端，其漏极分别连接所述电阻R1的另一端、电阻R2、电阻R3、所述NMOS晶体管Q1的栅极，所述电阻R2的另一端接至VSS端；PMOS晶体管Q3，其源极连接至所述NMOS晶体管Q1的栅极；PMOS晶体管Q7，其栅极连接至所述PMOS晶体管Q6的栅极，其源极和漏极互接并接入VSS端，PMOS晶体管Q5，其栅极连接所述电阻R3的另一端、所述PMOS晶体管Q3的栅极，其源极和漏极互接并接至VSS端；NMOS晶体管Q4，其栅极连接所述PMOS晶体管Q3的栅极，其源极接至VSS端，其漏极接至所述PMOS晶体管Q3的漏极；NMOS晶体管Q2，其栅极连接所述PMOS晶体管Q3的漏极、所述PMOS晶体管Q10的漏极，其漏极接至所述NMOS晶体管Q1的源极，其源极接至VSS端。2.根据权利要求1所述的...

【专利技术属性】
技术研发人员：江沣，
申请(专利权)人：深圳市捷诚智能设备技术有限公司，
类型：新型
国别省市：