帧缓冲区合并制造技术

一种用于经延迟的帧缓冲区合并的方法。所述方法可包括存取与存储在存储器位置处的一群组像素相关的多边形，其中所述像素中的每一者具有现有的颜色。可确定所述多边形覆盖所述像素中的哪些像素，其中每一像素包括多个样本。可产生对应于由所述多边形覆盖的样本的覆盖遮罩。可通过将所述多边形的覆盖遮罩和颜色存储在所述存储器位置中来更新所述群组像素。在之后的某一时间，可将所述群组像素合并到帧缓冲区中。

【技术实现步骤摘要】

本专利技术大体上涉及图形计算机系统。本专利技术至少揭示带有压縮的经延迟的帧缓冲区 合并。技术背景一般而言，适合处理3D图像数据的计算机系统除了传统CPU (中央处理单元)之 外还包括专门图形处理器单元(或GPU)。 GPU包括经配置以处理3D的计算机产生的对 象的专门硬件。GPU经配置以对一组数据模型及其构成"图元"(通常是以算术形式描述 的三角多边形)进行操作，所述"图元"界定对象的形状、位置和属性。GPU的硬件处 理所述对象，实施在计算机系统的显示器上产生逼真的3D图像所需的计算。典型图形渲染处理的性能在很大程度上取决于系统的底层硬件的性能。高性能实时 图形渲染要求存储3D对象数据和构成图元的存储器具有高数据传送带宽和低等待时间。 因此，人们投入了大量开发工作来增加传送带宽并减少存储器的数据存取等待时间。因此，更为昂贵的现有技术GPU子系统(例如，配备GPU的图形卡等)通常包括 较大(例如，128MB或更大)的专门、昂贵、高带宽本机图形存储器，用于将所需的数 据馈送到GPU。此种GPU通常包括较大的芯片上高速缓冲存储器和具有非常低的数据存 取等待时间的寄存器组。较便宜的现有技术GPU子系统包括较小(64MB或更少)的此 类本机图形存储器，且有些最便宜的GPU子系统不具有本机图形存储器，而是依赖于系 统存储器来存储图形渲染数据。上述类型的现有技术GPU中的每一者的问题在于，系统存储器(或本机图形存储器) 的数据传送带宽远远低于GPU内部的高速缓冲存储器和寄存器的数据传送带宽。举例来 说，GPU需要读取命令流和场景说明，且确定帧缓冲区的每个像素受到每个包含场景的 图形图元的影响的程度。这一过程可能引起对存储像素数据的帧缓冲存储器的多次读取 和写入。虽然芯片上高速缓冲存储器和寄存器提供非常低的存取等待时间，但给定场景 中的大量像素(例如，1280x 1024、 1600xl200等)使得对帧缓冲区的大量存取不可避免。因此，对总体图形渲染过程造成较大等待时间诱发的性能恶化。对于在系统存储器 中存储其帧缓冲区的GPU，性能恶化远为严重。对于每个像素需要对多个样本进行读取 和写入的渲染过程(例如，抗混叠等)特别容易受到此类由等待时间诱发的性能恶化的 影响。因此，需要一种能够减少到本机图形存储器的通信路径和/或到系统存储器的通信路 径的数据传送等待时间所导致的局限性的解决方案。本专利技术为以上需求提供新颖的解决 方案。
技术实现思路
在一个实施例中，本专利技术实施为用于经延迟的帧缓冲区合并的由GPU实施的方法。 所述方法包括存取与存储在存储器位置处的一群组像素(例如， 一个或一个以上拼接片) 相关的多边形，其中每一像素具有现有的颜色。确定多边形覆盖了哪些像素，其中每一 像素包括多个样本。产生对应于由多边形覆盖的样本的覆盖遮罩。通过将多边形的覆盖 遮罩和颜色存储在存储器位置中来更新所述像素群组。之后某一时间，将所述像素群组 合并到帧缓冲区中。在一个实施例中，将多个多边形更新到像素群组中，借此GPU存取与像素群组相关 的多个后续多边形(例如，部分地覆盖像素的后续多边形)。对于后续多边形中的每一者， 通过将每一后续多边形的个别覆盖遮罩和个别颜色存储在存储器位置中来更新所述像素 群组。在一个实施例中，使用标签值来跟踪存储群组像素的存储器位置的状态，其中根据 后续多边形来更新标签值。此外，可使用标签值来确定存储所述群组像素的存储器位置 何时充满，且借此指示何时应当将所述群组像素合并到帧缓冲区中。以此方式，本专利技术的经延迟的帧缓冲区合并过程可将来自到达的多边形的更新累积 到低等待时间存储器(例如，寄存器、高速缓冲存储器)内的像素群组中，而不是必须 向帧缓冲区进行读取和写入并因此导致高等待时间性能恶化。因此，经延迟的帧缓冲区 合并过程可改善本机图形存储器和系统存储器的较高数据存取等待时间所导致的瓶颈。 附图说明在附图的各图中以举例而非限制的方式说明本专利技术，且在附图各图中，相同参考数 字指待相似元件。图1展示根据本专利技术一个实施例的计算机系统。图2展示根据本专利技术一个实施例的过程的步骤的流程图。图3展示根据本专利技术一个实施例的确定多边形覆盖一群组中的哪些像素的说明。 图4展示描绘根据本专利技术一个实施例的对多边形在一群组像素上的覆盖范围估计的 所得样本的图。图5展示根据本专利技术一个实施例的针对一群组像素存储在存储器位置中的覆盖遮罩。图6展示根据本专利技术一个实施例的覆盖所述群组像素的后续多边形。 图7展示根据本专利技术一个实施例的由多边形覆盖的像素的样本，其中有一个像素完 全未被覆盖。图8展示根据本专利技术一个实施例的存储在存储器位置的一个象限中的多边形的所得覆盖遮罩和颜色。图9展示根据本专利技术一个实施例的覆盖所述群组像素的后续多边形。图IO展示根据本专利技术一个实施例的由多边形覆盖的像素的样本，其中有一个像素完全未被覆盖。图ll展示根据本专利技术一个实施例的存储在存储器位置的右下象限中的多边形的所得覆盖遮罩和颜色。图12展示根据本专利技术一个实施例的覆盖像素群组的后续多边形。图13展示根据本专利技术一个实施例的存储器位置，其中第一颜色在存储器位置的左上象限中。图14展示根据本专利技术替代实施例的由经延迟的帧缓冲区合并过程操作的像素群组。 图15展示在根据本专利技术的一个方案下存储颜色信息的存储器位置。 图16展示根据本专利技术替代实施例的第二方案下的标签值。 图17展示在本专利技术替代实施例下存储颜色信息的存储器位置的第二说明。 图18展示根据本专利技术一个实施例的两个样本及其由其相应的覆盖遮罩指示的各自 的颜色。图19展示根据本专利技术一个实施例的四个额外样本及其由其相应覆盖遮罩指示的各 自的颜色。图20展示根据本专利技术一个实施例合成的作为颜色信息的像素群组的连续状态。 图21展示根据本专利技术一个实施例的说明系统存储器、本机图形存储器和高速缓冲存 储器及寄存器的数据存取等待时间之间的相对差的图。具体实施方式现在将详细参考本专利技术的优选实施例，所述实施例的实例在附图中说明。尽管将结 合优选实施例描述本专利技术，但应了解不希望其使本专利技术限于这些实施例。相反，希望本 专利技术涵盖包括在由随附权利要求书界定的本专利技术的精神和范围内的替代方案、修改和等 效物。此外，在以下本专利技术实施例的详细描述中，陈述许多特定细节以便提供对本专利技术 的彻底理解。然而，所属领域的一般技术人员将认识到，可在没有这些特定细节的情况 下实践本专利技术。在其它情况下，没有详细描述众所周知的方法、程序、组件和电路，以 便不会不必要地混淆本专利技术实施例的各方面。符号和术语关于对计算机存储器内数据位的操作的程序、步骤、逻辑块、处理和其它符号表示法而提出随后的详细描述的某些部分。这些描述和表示法是数据处理
的技术人 员用来将其工作的实质内容最有效地传达给所属领域的其它技术人员的方式。在此处(且通常)设想程序、计算机执行的步骤、逻辑块、过程等为导致期望结果的自相容的步骤 或指令序列。所述步骤是需要对物理量进行实体操控的步骤。通常(但不必要)，这些量 采用电或磁信号的形式，所述信号能够在计算机系统中存储、传送、组合、比较和以另 外方式操控。主要出于通用的原因，事实有时证明，将这些信号称为位、值、元件、符 号、字符、术语、数字等是方便的。然而应意识到，所有本文档来自技高网...

【技术保护点】
一种计算机系统，其包含：处理器；系统存储器，其耦合到所述处理器；和图形处理单元，其耦合到所述处理器，其中所述图形处理器经配置以执行计算机可读代码，所述代码导致所述图形处理器实施用于经延迟的帧缓冲区合并的方法，所述方法包含：存取与存储在存储器位置处的一群组像素相关的多边形，其中所述像素中的每一者具有现有的颜色；确定所述多边形覆盖所述像素中的哪些像素，其中每一像素包含多个样本；产生对应于由所述多边形覆盖的样本的覆盖遮罩；通过将所述多边形的所述覆盖遮罩和颜色存储在所述存储器位置中来更新所述群组像素；存取与所述群组像素相关的多个后续多边形；对于所述后续多边形中的每一者，通过将每一后续多边形的个别覆盖遮罩和个别颜色存储在所述存储器位置中来更新所述群组像素；和随后将所述群组像素合并到帧缓冲区中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：乔纳M阿尔本，约翰M丹斯金，亨利P莫尔顿，
申请(专利权)人：辉达公司，
类型：发明
国别省市：US[美国]