具有沟道场管理结构的垂直串驱动器制造技术

一种用于三维(3D)存储器器件的驱动器电路，其具有电耦合到栅极导体的场管理结构。当在源极导体与漏极导体之间存在电压差并且栅极导体未被偏置时，场管理结构在3D存储器器件的垂直沟道中引起电场峰。该电场峰可以调节驱动器电路的电响应，使得电路能够具有更高击穿阈值电压和改进的驱动电流。因此，该驱动器电路可以实现在存储器阵列上方而非在存储器阵列电路下的可缩放垂直串驱动器。列电路下的可缩放垂直串驱动器。列电路下的可缩放垂直串驱动器。

【技术实现步骤摘要】
具有沟道场管理结构的垂直串驱动器


[0001]说明书总体上涉及三维存储器结构，并且更特别地，说明书涉及垂直串驱动器。

技术介绍

[0002]三维(3D)存储器器件包括堆叠的3D存储器阵列，其与水平存储器阵列相比具有增大的位密度。堆叠的存储器阵列是指具有3D架构的存储器阵列，3D架构在水平方向以及在垂直层堆叠体中都具有位单元。在堆叠的阵列中每单位集成电路面积的位密度较高，因为可以在垂直沟道周围而非仅在水平沟道周围形成单元。堆叠的存储器阵列具有可以用串驱动器控制的位串。
[0003]尽管存储器阵列是垂直堆叠的，但是用于堆叠硅CMOS(互补金属氧化物半导体)器件的传统串驱动器具有掩埋在堆叠的阵列下的水平几何结构。新兴的制造工艺能够缩小沟道并且减小3D阵列的水平布局。然而，具有水平几何结构的串驱动器需要管芯上的面积，这约束了增大垂直沟道的密度的能力。因此，在水平几何结构中增大密度的约束可以限制用于将垂直存储器器件缩放到更高密度的开发路线图。
附图说明
[0004]以下描述包括对附图的讨论，附图具有通过实施方式的示例的方式而给出的图示。应当以示例而非限制的方式来理解附图。如本文所用，对一个或多个示例的引用将被理解为描述包括在本专利技术至少一个实施方式中的特定特征、结构或特性。本文中出现的诸如“在一个示例中”或“在替代示例中”的短语提供了本专利技术的实施方式的示例，并且未必全部指相同的实施方式。然而，它们也未必相互排斥。
[0005]图1是具有堆叠存储器的电路的截面的示例的表示，该堆叠存储器具有阶梯区域，该阶梯区域具有带有场管理结构的垂直串驱动器。
[0006]图2A是具有场管理结构的垂直串驱动器的截面的示例的表示。
[0007]图2B是具有对称的场管理结构的垂直串驱动器的截面的示例的表示。
[0008]图3是用于垂直串驱动器的阶梯栅极的截面的示例的表示。
[0009]图4是具有阶梯栅极的垂直串驱动器的截止状态中的电流响应的示例的图解表示。
[0010]图5A是具有垂直串驱动器的电路的俯视图的示例的表示。
[0011]图5B是垂直串驱动器的俯视图的示例的表示。
[0012]图5C是具有圆形轮廓的垂直串驱动器的布局的示例的表示。
[0013]图5D是具有六边形轮廓的垂直串驱动器的布局的示例的表示。
[0014]图5E是具有正方形轮廓的垂直串驱动器的布局的示例的表示。
[0015]图6A
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图6L是具有场管理结构的垂直串驱动器的处理阶段的截面的图解表示。
[0016]图7A
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图7F是具有对称的场管理结构的垂直串驱动器的处理阶段的截面的图解表示。
[0017]图8A是系统的示例的框图，该系统具有固态驱动器(SSD)的硬件视图，该固态驱动器具有非易失性阵列，该非易失性阵列具有带有场管理结构的垂直串驱动器。
[0018]图8B是系统的逻辑视图的示例的框图，该系统具有固态驱动器(SSD)，该固态驱动器具有非易失性阵列，该非易失性阵列具有带有场管理结构的垂直串驱动器。
[0019]图9是用于创建具有场管理结构的垂直串驱动器的工艺的示例的流程图。
[0020]图10是可以在其中实施具有带有场管理结构的垂直串驱动器的三维存储器的计算系统的示例的框图。
[0021]图11是可以在其中实施具有带有场管理结构的垂直串驱动器的三维存储器的移动设备的示例的框图。
[0022]以下是某些细节和实施方式的描述，包括可以描绘一些或所有示例的附图的非限制性描述，以及其他潜在的实施方式。
具体实施方式
[0023]如本文所述，用于三维(3D)存储器器件的驱动器电路具有带有场管理结构的栅极导体。在一个示例中，场管理结构可以被视为电耦合到栅极导体的场板。在一个示例中，场管理结构可以被视为将栅极制作为具有阶梯结构的栅极。当在源极导体与漏极导体之间存在电压差并且栅极导体未被偏置时，场管理结构在3D存储器器件的垂直沟道中导致电场峰。当在源极导体与漏极导体之间存在电压差并且栅极导体未被偏置时的条件可以被称为串驱动器的截止状态，其中，串驱动器在抑制高电压。该电场峰可以调节驱动器电路的电响应，使得电路能够具有更高的击穿阈值电压和改进的驱动电流。因此，该驱动器电路可以实现在存储器阵列上方而非在存储器阵列电路下的可缩放垂直串驱动器。
[0024]堆叠的存储器阵列的示例包括3D NAND(存储具有反相与门的单元的存储器单元)。可能需要用于3D NAND器件的串驱动器来阻挡超过20V的或者在某些实施方式中近似大约30V的漏极到源极电压。这样的高电压超过了常规薄膜晶体管的结构极限，例如将用于垂直串驱动器的那些薄膜晶体管的结构极限。
[0025]预期垂直串驱动器在驱动器的截止状态中会保持高电压(例如，几十伏)。该高电压是可以被施加以用于对存储器阵列的选定部分编程的阻档电压。对保持高电压的提及是指能够具有从漏极到源极的电压电势，而不导致反向偏置击穿，反向偏置击穿可能导致载流子在栅极氧化物下的累积，这可能导致击穿栅极氧化物。应当理解，降低沟道的电导率并且延长沟道长度可以对保持高电压的能力具有积极影响。然而，降低电导率将导致较低的导通状态电流并且增大导通状态电阻。理想的串驱动器将具有很小或没有导通状态电阻。
[0026]用于截止状态的高阻挡电压和用于导通状态的低漏极到源极电阻之间的折中在传统上阻止了使用多晶硅(poly
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Si或简称“poly”)作为用于沟道的候选材料。除了多晶硅之外的其他薄膜材料也可以是用于沟道的候选材料。例如，可以使用掺杂金属氧化物膜。更具体地，可以使用氧化锌(ZnO)、氧化镉(CdO)、氧化铟(InO)或其他导电金属氧化物。应当理解，在名称中未指定金属原子与氧原子的比例，并且可以使用可以包括不同的金属与氧原子比例的不同的氧化物化合物。在一个示例中，金属氧化物可以因掺杂而导电，类似于半导体材料的掺杂以调整电导率。掺杂剂可以包括铝、镓、铟或其他掺杂剂材料以使金属氧化物导电。本文的描述集中于具有用于垂直沟道中的沟道导体的多晶硅的示例。该描述将被理
解为适用于将导电金属氧化物以及多晶硅用于沟道导体。出于简单的目的，描述可能仅提及多晶硅，并将被理解为不受此限制。
[0027]垂直串驱动器(VSD)中的场管理结构可以消除薄膜晶体管的栅极拐角周围的局部高电场。在一个示例中，该场管理结构可以称为场板，其可以包括在沟道中创建附加的电场(e场)峰的附加的边缘或拐角。附加的峰可以更有效地扩散电场，这降低了栅极拐角周围的局部电场。
[0028]栅极界面周围到沟道的电场降低可以被认为类似于用于传统2D(二维)晶体管设计的RESURF(降低的表面场)架构。2D晶体管包括在晶体管沟道的顶部处的“表面”。2D高电压晶体管设计可以包括RESURF架构以降低沟道的表面处的电压。垂直沟道和传统2D沟道的架构是不同的，并且因此，传统RESURF架构将不适用于垂直沟道。然本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动器电路，包括：在源极导体与漏极导体之间的栅极层，所述栅极层通过第一电隔离层与所述源极导体垂直分隔，并且通过第二电隔离层与所述漏极导体垂直分隔，所述栅极层包括栅极导体；与所述栅极层相交的垂直沟道，所述垂直沟道包括垂直连接在所述源极导体与所述漏极导体之间的沟道导体、以及在所述沟道导体与所述栅极导体之间的氧化物层；以及平行于所述垂直沟道从所述栅极层延伸到所述第二电隔离层中的场板，所述场板包括具有物理结构的场板导体，所述物理结构用于在所述源极导体与所述漏极导体之间存在电压差时并且在所述栅极导体未被偏置时，在所述垂直沟道中触发电场峰。2.根据权利要求1所述的驱动器电路，其中，所述垂直沟道导体包括n型(电子多数载流子)掺杂多晶硅。3.根据权利要求1所述的驱动器电路，其中，所述垂直沟道导体包括掺杂金属氧化物。4.根据权利要求3所述的驱动器电路，其中，所述掺杂金属氧化物包括氧化锌(ZnO)。5.根据权利要求1所述的驱动器电路，其中，所述栅极导体包括p型(空穴多数载流子)掺杂多晶硅。6.根据权利要求5所述的驱动器电路，其中，所述场板导体包括p型(空穴多数载流子)掺杂多晶硅。7.根据权利要求6所述的驱动器电路，其中，所述栅极导体具有比所述场板导体高的掺杂密度。8.根据权利要求1所述的驱动器电路，其中，所述场板包括具有至少两个台阶的阶梯结构，其中，所述阶梯远离所述垂直沟道并且远离所述栅极导体而步进到所述第二隔离层中。9.根据权利要求8所述的驱动器电路，其中，所述场板导体包括p型(空穴多数载流子)掺杂多晶硅，其中，远离所述栅极导体的连续台阶具有较低的掺杂密度。10.根据权利要求1所述的驱动器电路，其中，所述场板包括第一场板结构，并且所述场板导体包括第一场板导体，并且还包括：从所述栅极层延伸到所述第一电隔离层中的第二场板结构，所述第二场板结构包括具有物理结构的第二场板导体，所述物理结构用于在所述源极导体与所述漏极导体之间存在电压差时并且在所述栅极导体未被偏置时，在所述垂直沟道中触发电场峰。11.根据权利要求10所述的驱动器电路，其中，所述第二场板结构包括具有至少两个台阶的阶梯结构，其中，所述阶梯远离所述垂直沟道并且远离所述栅极导体而步进到所述第一隔离层中。12.一种NAND存储器器件，包括：三维(3D)NAND阵列，所述3D NAND阵列包括以阶梯图案垂直堆叠的单元，其中，所述阶梯中的台阶暴露了到所述3D NAND阵列的字线的连接；以及驱动器电路，所述驱动器电路用于控制从连接器迹线到至所述3D NAND阵列的字线的暴露连接的电流，所述驱动器电路包括：在源极导体与漏极导体之间的栅极层，所述栅极层通过第一电隔离层与所述源极导体垂直分隔，并且通过第二电隔离层与所述漏极导体垂直分隔，所述栅极层包括栅极导体，其中，所述漏极导体电连接到所述连接器迹线，并且所述源极导体电连接到导电柱，所述导电柱电连接到至所述字线的所述暴露连接；
与所述栅极层相交的垂直沟道，所述垂直沟道包括垂直连接在所述源极导体与...

【专利技术属性】
技术研发人员：冀东，黄广宇，D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：