本申请公开了一种移位寄存器、栅极驱动电路、显示装置和控制方法。移位寄存器包括输入子电路、第一控制子电路、第二控制子电路和输出子电路。输入子电路连接第一节点、第二节点，根据输入信号和第一时钟信号控制第一节点和第二节点的电位。第一控制子电路连接第一节点、第二节点，用于根据第二节点的电位和第二时钟信号控制第一节点的电位。第二控制子电路连接第一节点、第二节点和第三节点，用于根据第一节点的电位、第二节点的电位、第二时钟信号和输入信号控制第三节点的电位。输出子电路连接第一节点、第三节点、第一电平端和第二电平端，能够根据第三节点的电位输出第一输出信号。如此，避免了因晶体管的阈值电压正偏造成输出异常现象。输出异常现象。输出异常现象。
【技术实现步骤摘要】
移位寄存器、控制方法、栅极驱动电路和显示装置
[0001]本申请涉及显示
，特别是一种移位寄存器、控制方法、栅极驱动电路和显示装置。
技术介绍
[0002]通常，现有PMOS OLED内部补偿像素电路的驱动方案中，需要EM GOA电路来向像素驱动电路输出EM(发光)信号。相关技术中，可通过12T3C的EM GOA电路实现输出EM信号。然而，采用12T3C的EM GOA电路在工作中，存在部分晶体管的阈值电压Vth发生正偏，导致在某些工作阶段中，EM GOA电路输出异常的现象。
技术实现思路
[0003]本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请需要提供一种移位寄存器、控制方法、栅极驱动电路及显示装置。
[0004]本申请实施方式的所述移位寄存器，包括输入子电路、第一控制子电路、第二控制子电路和输出子电路；
[0005]所述输入子电路连接第一节点、第二节点，用于根据输入信号和第一时钟信号控制所述第一节点和第二节点的电位；
[0006]所述第一控制子电路连接所述第一节点、所述第二节点，用于根据所述第二节点的电位和第二时钟信号控制所述第一节点的电位；
[0007]所述第二控制子电路连接所述第一节点、所述第二节点和第三节点，用于根据所述第一节点的电位、所述第二节点的电位、所述第二时钟信号和所述输入信号控制所述第三节点的电位；
[0008]所述输出子电路连接所述第一节点、所述第三节点、所述第一电平端和所述第二电平端，所述输出子电路根据所述第三节点的电位输出第一输出信号，或者，根据所述第一节点的电位输出第二输出信号；
[0009]所述第一时钟信号和所述第二时钟信号的周期为两个单位时长，所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号。
[0010]在某些实施方式中，第二控制子电路包括：
[0011]第一控制单元，所述第一控制单元连接所述第一节点、所述第三节点和所述第一电平端；
[0012]第二控制单元，所述第二控制单元连接所述第二节点、所述第三节点、所述信号输入端、第二时钟信号端、所述第一电平端和所述第二电平端。
[0013]在某些实施方式中，所述第一控制单元包括第六晶体管，所述第六晶体管的第一极连接所述第一电平端，所述第六晶体管的第二极连接所述第三节点，所述第六晶体管的栅极连接所述第一节点。
[0014]在某些实施方式中，所述第二控制单元包括第七晶体管、第八晶体管、第九晶体
管、第二电容和第三电容；其中，
[0015]所述第七晶体管的第一极连接第二时钟信号端，所述第七晶体管的第二极连接第七节点，所述第七晶体管的栅极连接输入信号端；
[0016]所述第八晶体管的第一极连接所述第九晶体管，所述第八晶体管的第二极连接第三节点，所述第八晶体管的栅极连接所述第七节点；
[0017]所述第九晶体管的第一极连接第二电平端，所述第九晶体管的第二极连接所述第八晶体管的第二极，所述第九晶体管的栅极连接所述第二节点；
[0018]所述第二电容连接所述第二时钟信号端和所述第二节点；
[0019]所述第三电容连接所述第一电平端和所述第七节点。
[0020]在某些实施方式中，所述第一控制子电路包括第四晶体管、第五晶体管和第一电容；
[0021]所述第四晶体管的第一极连接第二时钟信号端，所述第四晶体管的第二极连接第六节点，所述第四晶体管的栅极连接输入信号端和所述第一节点；
[0022]所述第五晶体管的第一极连接所述第一电平端，所述第五晶体管的第二极连接所述第六节点，所述第五晶体管的栅极连接所述第二节点；
[0023]所述第一电容连接所述第一节点和第六节点。
[0024]在某些实施方式中，所述输出子电路包括第十晶体管、第十一晶体管和信号输出端；
[0025]所述第十晶体管的第一极连接所述第一电平端，所述第十晶体管的第二极连接所述信号输出端，所述第十晶体管的栅极连接所述第三节点；
[0026]所述第十一晶体管的第一极连接所述第二电平端，所述第十一晶体管的第二极连接所述信号输出端，所述第十一晶体管的栅极连接所述第一节点。
[0027]在某些实施方式中，所述输入子电路包括第一晶体管、第二晶体管和第三晶体管；其中，
[0028]所述第一晶体管的第一极连接信号输入端，所述第一晶体管的第二极连接第四节点，所述第一晶体管的栅极连接第一时钟信号端；
[0029]所述第二晶体管的第一极连接所述第一时钟信号端，所述第二晶体管的第二极连接第五节点，所述第二晶体管的栅极连接所述第四节点；
[0030]所述第三晶体管的第一极连接第二电平端，所述第三晶体管的第二极连接所述第五节点，所述第三晶体管的栅极连接所述第一时钟信号端。
[0031]在某些实施方式中，所述移位寄存器还包括隔离子电路，所述隔离子电路包括第十二晶体管和第十三体管；其中，
[0032]所述第十二晶体管的第一极连接所述第四节点，所述第十二晶体管的第二极连接所述第一节点，所述第十二晶体管的栅极连接所述第二电平端；
[0033]所述第十三晶体管的第一极连接所述第五节点，所述第十三晶体管的第二极连接所述第二节点，所述第十三晶体管的栅极连接所述第二电平端。
[0034]本申请的实施方式的栅极驱动电路，包括级联的多个上述任一项所述的移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的信号输入端与上一级移位寄存器的信号输出端电连接。
[0035]本申请实施方式的显示装置，包括像素驱动电路和如上述所述的栅极驱动电路，所述栅极驱动电路与所述像素驱动电路连接以为所述像素驱动电路提供发光控制信号。
[0036]本申请实施方式的控制方法，用于控制上述任意一项所述的移位寄存器，所述控制方法包括：
[0037]向所述移位寄存器提供所述输入信号以控制所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号；或
[0038]停止向所述移位寄存器提供所述输入信号以控制所述移位寄存器在停止接收到所述输入信号小于或等于一个单位时长后输出所述第二输出信号。
[0039]在某些实施方式中，所述控制方法还包括：
[0040]确定所述第二时钟信号为低电平信号的低电平持续时长；
[0041]在所述第二时钟信号为低电平信号且持续预定时长时控制所述信号输入端向所述寄存器传输输入信号，所述预定时长小于所述低电平信号时长。
[0042]本申请实施方式的移位寄存器、栅极驱动电路、显示装置和控制方法中，通过对输入子电路、第一控制子电路、第二控制子电路和输出子电路设置，在输入子电路接收到输入信号后小于或等于一个单位时长后输出第一输出信号。如此。避免了因移位寄存器中的晶体管的阈值电压Vth发生正偏，保证移位寄存器的输出子电路能够正常输出第一输出信号。
[0043]本申请的附加方面和优点将在下面的描述本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种移位寄存器，其特征在于，包括输入子电路、第一控制子电路、第二控制子电路和输出子电路；所述输入子电路连接第一节点、第二节点，用于根据输入信号和第一时钟信号控制所述第一节点和第二节点的电位；所述第一控制子电路连接所述第一节点、所述第二节点，用于根据所述第二节点的电位和第二时钟信号控制所述第一节点的电位；所述第二控制子电路连接所述第一节点、所述第二节点和第三节点，用于根据所述第一节点的电位、所述第二节点的电位、所述第二时钟信号和所述输入信号控制所述第三节点的电位；所述输出子电路连接所述第一节点、所述第三节点、所述第一电平端和所述第二电平端，所述输出子电路根据所述第三节点的电位输出第一输出信号，或者，根据所述第一节点的电位输出第二输出信号；所述第一时钟信号和所述第二时钟信号的周期为两个单位时长，所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号。2.如权利要求1所述的移位寄存器，其特征在于，第二控制子电路包括：第一控制单元，所述第一控制单元连接所述第一节点、所述第三节点和所述第一电平端；第二控制单元，所述第二控制单元连接所述第二节点、所述第三节点、所述信号输入端、第二时钟信号端、所述第一电平端和所述第二电平端。3.如权利要求2所述的移位寄存器，其特征在于，所述第一控制单元包括第六晶体管，所述第六晶体管的第一极连接所述第一电平端，所述第六晶体管的第二极连接所述第三节点，所述第六晶体管的栅极连接所述第一节点。4.如权利要求2所述的移位寄存器，其特征在于，所述第二控制单元包括第七晶体管、第八晶体管、第九晶体管、第二电容和第三电容；其中，所述第七晶体管的第一极连接第二时钟信号端，所述第七晶体管的第二极连接第七节点，所述第七晶体管的栅极连接输入信号端；所述第八晶体管的第一极连接所述第九晶体管，所述第八晶体管的第二极连接第三节点，所述第八晶体管的栅极连接所述第七节点；所述第九晶体管的第一极连接第二电平端，所述第九晶体管的第二极连接所述第八晶体管的第二极，所述第九晶体管的栅极连接所述第二节点；所述第二电容连接所述第二时钟信号端和所述第二节点；所述第三电容连接所述第一电平端和所述第七节点。5.如权利要求1所述的移位寄存器，其特征在于，所述第一控制子电路包括第四晶体管、第五晶体管和第一电容；所述第四晶体管的第一极连接第二时钟信号端，所述第四晶体管的第二极连接第六节点，所述第四晶体管的栅极连接输入信号端和所述第一节点；所述第五晶体管的第一极连接所述第一电平端，所述第五晶体管的第二极连接所述第六节点，所述第五晶体管的栅极连接所述第二节点；所述第一电容连接所述第一节点和第六节点...
【专利技术属性】
技术研发人员：魏立恒，杨慧娟，刘庭良，王予，李灵通，廖茂颖，舒晓青，刘松，陈天赐，
申请(专利权)人：成都京东方光电科技有限公司，
类型：发明
国别省市：
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