锁存器、数据运算单元以及芯片制造技术

本实用新型专利技术实施例提供了一种锁存器、数据运算单元以及芯片，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与输入端连接，用于在时钟信号的控制下锁存从输入端输入的数据；输出单元，与锁存单元连接，用于传输所述锁存单元输出的数据；输出单元与锁存单元之间具有一数据存储节点；输出端，用于从输出单元读出数据；漏电补偿单元，电性连接在数据存储节点和输出端之间，当锁存单元在时钟信号的控制下处于高阻状态时，漏电补偿单元用于基于输出端输出的数据，对数据存储节点进行漏电补偿。本实用新型专利技术实施例的锁存器，可延缓数据存储节点处漏电的速度，避免锁存器中数据丢失的问题。存器中数据丢失的问题。存器中数据丢失的问题。

【技术实现步骤摘要】
锁存器、数据运算单元以及芯片


[0001]本技术实施例涉及半导体器件
，尤其涉及一种锁存器、数据运算单元以及芯片。

技术介绍

[0002]锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存。
[0003]现有锁存器通常包括：锁存单元和输出单元，锁存单元和输出单元串联连接。当锁存单元在时钟信号的控制下处于导通状态时，输入锁存器的数据依次通过锁存单元和输出单元，并可直接从输出端输出；当锁存单元在时钟信号的控制下处于高阻状态(截止状态)时，输入端无法继续输入数据，输出单元中晶体管的寄生电容(栅电容)对锁存单元和输出单元之间的数据存储节点处的数据进行暂存。这样，可以基于寄生电容中的电荷来保持数据存储节点处的电平状态，从而使得输出单元继续输出数据。
[0004]但是，半导体元件具有漏电流，即：在截止状态下，半导体元件中也存在微小的电流。当锁存单元处于截止状态时，由于锁存单元中漏电流的存在，数据存储节点处出现漏电现象，导致锁存器中数据丢失的问题。

技术实现思路

[0005]本技术的目的在于提出一种锁存器、数据运算单元以及芯片，用于延缓漏电的速度，避免锁存器中数据丢失的问题。
[0006]本技术实施例的第一方面，提供了一种锁存器，包括：
[0007]输入端，用于输入数据；
[0008]时钟信号端，用于提供时钟信号；
[0009]锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；
[0010]输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；
[0011]输出端，用于从所述输出单元读出数据；
[0012]漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。
[0013]可选地，所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；
[0014]所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于对所述数据存储节点进行漏电补偿；
[0015]所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连
接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于对所述数据存储节点进行漏电补偿。
[0016]可选地，所述第一漏电补偿电路包括：第一PMOS晶体管和第二PMOS晶体管；
[0017]所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的栅极与所述输出端连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；
[0018]所述第二PMOS晶体管的栅极与电源连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接；
[0019]所述第二漏电补偿电路包括：第一NMOS晶体管和第二NMOS晶体管；
[0020]所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的栅极与所述输出端连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；
[0021]所述第二NMOS晶体管的栅极与地连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接。
[0022]可选地，所述锁存单元包括：反相器和第一传输门；
[0023]所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；
[0024]所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述第一传输门与所述时钟信号端连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。
[0025]可选地，所述第一传输门为抗漏电器件。
[0026]可选地，所述锁存单元包括：第二传输门或三态反相器。
[0027]本技术实施例的第二方面，提供了一种数据运算单元，所述数据运算单元包括：至少一个上述第一方面所述的锁存器。
[0028]本技术实施例的第三方面，提供了一种芯片，所述芯片包括：至少一个上述第二方面所述的数据运算单元。
[0029]根据本技术实施例提供的锁存器、数据运算单元以及芯片，其中，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；输出端，用于从所述输出单元读出数据；漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。
[0030]本技术实施例中的锁存器，当锁存单元处于高阻状态时，可以通过电性连接在数据存储节点和输出端之间的漏电补偿单元，对数据存储节点进行漏电补偿，从而延缓数据存储节点处漏电的速度，避免锁存器中数据丢失的问题。
附图说明
[0031]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0032]图1为本技术实施例一中锁存器的电路结构图；
[0033]图2为本技术实施例二中锁存器的电路结构图；
[0034]图3为本技术实施例三中锁存器的电路结构图；
[0035]图4为本技术实施例四中锁存器的电路结构图；
[0036]图5为本技术实施例五中锁存器的电路结构图；
[0037]图6为本技术实施例六中锁存器的电路结构图；
[0038]图7为本技术实施例七中数据运算单元的结构示意图；
[0039]图8为本技术实施例八中芯片的结构示意图。
[0040]标号说明
[0041]D：输入端；CLKP、CLKN：时钟信号；101：锁存单元
[0042]102：输出单元；S：数据存储节点；Q、QN：输出端；103：漏电补偿单元；
[0043]1031：第一漏电补偿电路；1032：第二漏电补偿电路；
[0044]1031P1：第一漏电补偿电路中的第一PMOS晶体管；
[0045]1031P2：第一漏电补偿电路中的第二PMOS晶体管；
[0046]1032N1：第二漏电补偿电路中的第一NMOS晶体管；
[0047]1032N2：第二漏电补偿电路中的第二NMOS晶体管；
[0048]101P3：锁存单元中的第三PMOS晶体管；
[0049]101P4：锁存单元中的第四PMOS晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁存器，其特征在于，包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；输出端，用于从所述输出单元读出数据；漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。2.根据权利要求1所述的锁存器，其特征在于，所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于对所述数据存储节点进行漏电补偿；所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于对所述数据存储节点进行漏电补偿。3.根据权利要求2所述的锁存器，其特征在于，所述第一漏电补偿电路包括：第一PMOS晶体管和第二PMOS晶体管；所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的栅极与所述输出端连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的栅极与电源连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接；所述第二漏电补偿电路包括：第一NMOS晶体管和第二NMOS晶体管；所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的栅极与所述输出端连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；所述第二NMOS晶体管的栅极与地连接；所述第二PMOS晶体管的漏极与所述数...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：