多路并联锁存器、运算单元以及芯片制造技术

本实用新型专利技术实施例提供了一种多路并联锁存器、运算单元以及芯片，多路并联锁存器包括：多个输入端；一个时钟信号端，用于提供时钟信号；多个锁存器，每个锁存器与一个输入端连接，用于在时钟信号的控制下锁存并传输从与该锁存器连接的输入端输入的数据；多个输出端；其中，锁存器包括：锁存单元、输出单元以及保持电容；锁存单元与输入端连接；输出单元与锁存单元连接；输出单元与锁存单元之间具有一数据存储节点；保持电容与数据存储节点连接，当锁存单元在时钟信号的控制下处于高阻状态时，保持电容用于存储数据存储节点处的数据。本实用新型专利技术实施例中的多路并联锁存器，时钟负载较小。时钟负载较小。时钟负载较小。

【技术实现步骤摘要】
多路并联锁存器、运算单元以及芯片


[0001]本技术实施例涉及半导体器件
，尤其涉及一种多路并联锁存器、数据运算单元以及芯片。

技术介绍

[0002]锁存器主要用于缓存数据，其输出端的数据不会随输入端的数据变化而变化，仅在有锁存信号时输入的数据才被保存到输出端，直到下一个锁存信号到来时才改变。
[0003]在一些数据缓存场景中，需要对多个数据同时写入、同时读出，例如： CPU信号一般是32位/64位，每组32/64位信号是某一操作指令的二进制表示，上述32/64位信号需要同时写入、同时读出。现阶段，通常将多个传统锁存器并联形成多路并联锁存器，然后通过同一个时钟信号端的控制来实现多个数据的同时写入，以及同时读出。上述传统锁存器除了包括在时钟信号控制下能够进行数据锁存的锁存单元，以及用于进行数据传输的输出单元之外，还设置有包括了多个晶体管的反馈电路，用于将输出单元反接到锁存单元，以在时钟信号的控制下将数据锁存至锁存器中。
[0004]就单个上述传统锁存器而言，时钟信号既要控制锁存单元又要控制反馈电路，因此，上述由多个传统锁存器形成的多路并联锁存器的时钟负载较大。

技术实现思路

[0005]本技术的目的在于提出一种多路并联锁存器、数据运算单元以及芯片，用于解决现有多路并联锁存器时钟负载较大的问题。
[0006]本技术实施例的第一方面，提供了一种多路并联锁存器，包括：
[0007]多个输入端，用于输入多个数据；
[0008]一个时钟信号端，用于提供时钟信号；
[0009]多个锁存器，每个所述锁存器与一个所述输入端连接，用于在所述时钟信号的控制下锁存并传输从与该锁存器连接的输入端输入的数据；
[0010]多个输出端，每个所述输出端与一个所述锁存器连接，用于从与该输出端连接的锁存器读出数据；
[0011]其中，所述锁存器包括：锁存单元、输出单元以及保持电容；所述锁存单元与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；所述输出单元与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；所述保持电容与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据。
[0012]可选地，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容电性连接至一地。
[0013]可选地，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容为基于所述输出单元形成的寄生电容。
[0014]可选地，所述时钟信号端分别与各锁存器中的第一传输门连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态
[0015]可选地，所述第一传输门为抗漏电器件。
[0016]可选地，所述锁存单元包括第二传输门；所述保持电容电性连接至一地。
[0017]可选地，所述锁存单元包括第二传输门；所述保持电容为基于所述输出单元形成的寄生电容。
[0018]可选地，所述锁存单元包括三态反相器；所述保持电容为基于所述输出单元形成的寄生电容，或者，所述保持电容为不同于所述寄生电容的独立电容，所述保持电容电性连接至一地。
[0019]本技术实施例的第二方面，提供了一种数据运算单元，所述数据运算单元包括：至少一个上述第一方面所述的多路并联锁存器。
[0020]本技术实施例的第三方面，提供了一种芯片，所述芯片包括：至少一个上述第二方面所述的数据运算单元。
[0021]根据本技术实施例提供的多路并联锁存器、数据运算单元以及芯片，其中，多路并联锁存器包括：多个输入端，用于输入多个数据；一个时钟信号端，用于提供时钟信号；多个锁存器，每个所述锁存器与一个所述输入端连接，用于在所述时钟信号的控制下锁存并传输从与该锁存器连接的输入端输入的数据；多个输出端，每个所述输出端与一个所述锁存器连接，用于从与该输出端连接的锁存器读出数据；其中，所述锁存器包括：锁存单元、输出单元以及保持电容；所述锁存单元与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；所述输出单元与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；所述保持电容与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据。
[0022]本技术实施例中的多路并联锁存器，针对每个锁存器而言，均采用保持电容进行数据存储节点处的数据存储，即可达到数据锁存的目的，而无需使用基于时钟信号的反馈电路来实现数据锁存。因此，本技术实施例中的多路并联锁存器的时钟负载较小。
附图说明
[0023]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0024]图1为本技术实施例一中多路并联锁存器的电路结构图；
[0025]图2为本技术实施例二中多路并联锁存器的电路结构图；
[0026]图3为本技术实施例三中多路并联锁存器的电路结构图；
[0027]图4为本技术实施例四中数据运算单元的结构示意图；
[0028]图5为本技术实施例五中芯片的结构示意图。
[0029]标号说明
[0030]D0、Dn：输入端；CLKP、CLKN：时钟信号；1011：锁存单元
[0031]1012：输出单元；S：数据存储节点；Q0、Qn、QN0、QNn：输出端；
[0032]1013：补偿电容；
[0033]1011P1、1011P3、1011P4、1011N1、1011N3、1011N4：锁存单元中的晶体管；
[0034]1012P1、1012N1：输出单元中的晶体管；
[0035]400：数据运算单元；401：数据运算单元中的控制电路；
[0036]402：数据运算单元中的运算电路；403：多路并联锁存器；
[0037]500：芯片；501：芯片的控制单元。
具体实施方式
[0038]下面结合附图和实施例对本技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关技术，而非对该技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关技术相关的部分。
[0039]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
[0040]参见图1，图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多路并联锁存器，其特征在于，包括：多个输入端，用于输入多个数据；一个时钟信号端，用于提供时钟信号；多个锁存器，每个所述锁存器与一个所述输入端连接，用于在所述时钟信号的控制下锁存并传输从与该锁存器连接的输入端输入的数据；多个输出端，每个所述输出端与一个所述锁存器连接，用于从与该输出端连接的锁存器读出数据；其中，所述锁存器包括：锁存单元、输出单元以及保持电容；所述锁存单元与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；所述输出单元与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；所述保持电容与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据。2.根据权利要求1所述的多路并联锁存器，其特征在于，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容为基于所述输出单元形成的寄生电容。3.根据权利要求1所述的多路并联锁存器，其特征在于，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：