【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001][相关申请][0002]本申请享有以日本专利申请2020-46846号(申请日：2020年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0003]本专利技术的实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
[0004]作为半导体存储装置，已知有NAND型闪存。为了使该NAND型闪存大容量化而采用堆叠多个存储单元的构成的三维NAND型闪存正投入实际使用。在这种堆叠型的三维NAND型闪存中，提升可靠性并提高制造良率成为课题。
技术实现思路
[0005]本专利技术是能够提升三维NAND型闪存的可靠性并能够提高制造良率的半导体存储装置及其制造方法。
[0006]本实施方式的半导体存储装置的特征在于具备：半导体衬底，具有第1区域及第2区域；第1构造体，交替地堆叠有各自跨及第1区域及第2区域而形成的多个第1导电膜及多个第1绝缘膜；第1柱状体，在第1区域贯通第1构造体而配置，并在半导体衬底侧具有第1外延生长层；第2柱状体，在第2区域贯通第1构造体而配置，并在半导体衬底侧具有第2外延生长层；第2构造体，交替地堆叠有各自跨及第1区域及第2区域而形成的多个第2导电膜及多个第2绝缘膜，并形成在第1构造体的与半导体衬底为相反侧之侧；第3柱状体，在第1区域贯通第2构造体而配置，并与第1柱状体相接；以及第4柱状体，在第2区域贯通第2构造体而配置，并与第2柱状体相接；且在第2外延生长层的一部分掺杂有硼。
附图说明>[0007]图1是表示本专利技术的实施方式的半导体存储装置的各要素的配置的立体图。
[0008]图2是表示本专利技术的实施方式的半导体存储装置的存储单元区域MCR及引出区域HUR的构成的立体图。
[0009]图3是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0010]图4是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0011]图5是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0012]图6是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0013]图7是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0014]图8是说明本专利技术的实施方式的半导体存储装置的制造方法的剖视图。
[0015]图9是说明本专利技术的实施方式的半导体存储装置的剖视图。
具体实施方式
[0016]以下，参照附图对本实施方式的非易失性半导体存储装置进行具体说明。
[0017]此外，在以下说明中，对具有大致相同的功能及构成的构成要素标附同一符号，并仅在必要时进行重复说明。另外，以下所示的各实施方式是对用以将该实施方式的技术思想具体化的装置及方法进行例示，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等指定为下述内容。实施方式的技术思想可在权利要求书中进行各种变更。
[0018]为了使说明更明确，附图与实际形态相比，有时会示意性地表示各部分的宽度、厚度、形状等，但仅为一例，并不限定本专利技术的解释。在本说明书及各附图中，对具备与已有附图相关说明相同的功能的要素，有时会标附同一符号并省略重复说明。
[0019]利用相同工艺形成的多个膜具有相同的层构造，且包含相同材料。在本说明书中，即便在多个膜发挥各不相同的功能或作用时，像这样利用相同工艺形成的多个膜也分别作为存在于同一层的膜来处理。
[0020][半导体存储装置的整体构成][0021]首先，使用图1对本专利技术的实施方式的半导体存储装置的整体构成进行说明。图1是表示本专利技术的实施方式的半导体存储装置10的各要素的配置的立体图。
[0022]半导体存储装置10是NAND型闪存装置，包含三维配置的存储单元。具体来说，相对于半导体衬底11的表面在垂直方向上串联连接源极侧选择栅极晶体管、多个例如64个存储单元晶体管、及漏极侧选择栅极晶体管而构成存储器串。此外，也可在串联连接的多个存储单元晶体管的两端、或多个存储单元晶体管之间的其中一部分之间，包含虚设单元晶体管。
[0023]半导体存储装置10形成在半导体衬底11上。在半导体衬底11上，划分有存储单元区域MCR(第1区域)、引出区域HUR(第2区域)。在存储单元区域MCR，形成有包含三维堆叠的多个存储单元的存储单元阵列16。存储单元阵列16具有下层构造体12(第1构造体)及上层构造体14(第2构造体)。下层构造体12及上层构造体14都具有交替堆叠的多个导电膜及多个绝缘膜。所述多个导电膜成为与存储器串的各晶体管连接的源极侧选择栅极线、字线、漏极侧选择栅极线。在图1中，示出下层构造体12及上层构造体14这2个构造体，但也可以是3层以上。下层构造体12及上层构造体14延伸到引出区域HUR。在上层构造体14上，设置未图示的位线。
[0024]半导体衬底11上进而划分有周边电路区域PER(第3区域)。在周边电路区域PER形成周边电路18。周边电路18具有多个CMOS(complementary metal oxide semiconductor，互补金氧半导体)晶体管。周边电路18具有驱动与存储单元连接的各字线的驱动电路、选择各字线的解码器电路、读出时感测位线电位的感测放大器、及包含写入时对位线供给电压的位线电位控制电路的列系统电路(column system circuit)等。此外，在图1中省略周边电路区域PER的配线。半导体衬底11具有与芯片外部进行信号交换及接受电源供给的焊垫列19。
[0025][存储单元区域MCR及引出区域HUR的构成][0026]图2是表示本专利技术的实施方式的半导体存储装置的存储单元区域MCR及引出区域HUR的构成的立体图。为了防止图错综复杂，示出具有导电性的部件，并省略图中的阴影线。在图2中未示出部件的部分，使用SiO2等绝缘材料进行绝缘。
[0027]在存储单元区域MCR，在使用单晶硅的半导体衬底11上，形成有下层构造体12及上
层构造体14。下层构造体12具有相对于半导体衬底11的表面平行地延伸的绝缘膜、导电膜20、绝缘膜、导电膜21、绝缘膜、导电膜22、绝缘膜、导电膜23、绝缘膜、导电膜24
……
。下层构造体12中，这些绝缘膜与导电膜交替地堆叠。在图中仅示出5层导电膜，但可像33层、65层那样进而堆叠多层。这些导电膜对应于与晶体管连接的源极侧选择栅极线或字线。
[0028]上层构造体14也具有相对于半导体衬底11的表面平行地延伸的绝缘膜、导电膜31、绝缘膜、导电膜32、绝缘膜、导电膜33、绝缘膜、导电膜34
……
。上层构造体14中，这些绝缘膜与导电膜也交替地堆叠。在图中仅示出4层导电膜，但可像33层、65层那样进而堆叠多层。这些导电膜对应于与晶体管连接的字线或漏极侧选择栅极线。
[0029]在下层构造体12与上层构造体14之间，具有较厚的绝缘层。
[0030]形成贯通下层构造体12及上层本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：半导体衬底，具有第1区域及第2区域；第1构造体，交替地堆叠有各自跨及所述第1区域及所述第2区域而形成的多个第1导电膜及多个第1绝缘膜；第1柱状体部，在所述第1区域贯通所述第1构造体而配置，并在所述半导体衬底侧具有第1外延生长层；第2柱状体部，在所述第2区域贯通所述第1构造体而配置，并在所述半导体衬底侧具有第2外延生长层；第2构造体，交替地堆叠有各自跨及所述第1区域及所述第2区域而形成的多个第2导电膜及多个第2绝缘膜，且形成在所述第1构造体的与所述半导体衬底为相反侧之侧；第3柱状体部，在所述第1区域贯通所述第2构造体而配置，并与所述第1柱状体部相接；以及第4柱状体部，在所述第2区域贯通所述第2构造体而配置，并与所述第2柱状体部相接；且在所述第2外延生长层的一部分具有包含硼的含硼区域。2.根据权利要求1所述的半导体存储装置，其中在所述第1区域，所述第1柱状体部及所述第3柱状体部与所述第1导电膜及所述第2导电膜一起发挥作为非易失性存储器串的功能，在所述第2区域，所述第1导电膜及所述第2导电膜发挥作为从所述非易失性存储器串引出的电极的功能。3.根据权利要求1所述的半导体存储装置，其中所述半导体衬底还具有第3区域，且所述半导体存储装置在所述第3区域，在所述半导体衬底上还具备晶体管，在所述晶体管上还具备与所述晶体管的源极、漏极或栅极电连接的第5柱状体部。4.根据权利要求1所述的半导体存储装置，其中与所述第1柱状体部的截面面积相比，所述第2柱状体部的截面面积较大。5.根据权利要求1所述的半导体存储装置，其中与所述第1柱状体部的配置密度相比，所述第2柱状体部的配置密度较小。6.根据权利要求1所述的半导体存储装置，其中所述含硼区域的硼浓度为1
×
10
18
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以上。7.根据权利要求1所述的半导体存储装置，其中所述第1外延生长层的硼浓度低于所述含硼区域的硼浓度。8.一种半导体存储装置的制造方法，在具有第1区域及第2区域的半导体衬底上，以跨及所述第1区域及所述第2区域的方式，形成交替地堆叠有多个第1虚设膜及多个第1绝缘膜的第1构造体，形成在所述第1区域贯通所述第1构造体而到达所述半导体衬底的第1开口、及在所述第2区域贯通所述第1构造体而到达所述半导体衬底的第2开口，从所述半导体衬底侧进行外延生长，在所述第1开口中形成第1外延生长层，并且在所
述第2开口中形成第2外延生长层，在所述第1外延生长层及所述第2外延生长层的表面分别形成第1...
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