半导体结构及其形成方法技术

本申请公开了一种半导体结构及其形成方法，该半导体结构包括：衬底；多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；多个切割道，每个所述切割道位于相邻两个所述存储区之间；对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。将对准标记设置在靠近相邻两个存储区中间的位置，位于该位置上方的光刻胶较为平整，从而使得穿过光刻胶测得的对准标记的测量信号的强度较高，套刻精度提升，测量误差小，晶圆合格率高，成本降低。成本降低。成本降低。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，更具体地，涉及半导体结构及其形成方法。

技术介绍

[0002]随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
[0003]目前，3D存储器件堆叠的存储单元越来越多，对应的半导体层数越来越多，在晶圆上形成的半导体结构的高度越来越高，存储器件的有效区的台阶高度达到了10um以上。与此同时，制造该存储器件需要的光刻胶层也越来越厚，从5um逐渐增加至8um、10um、12um
……
。3D存储器件与其周围的切割道的高度差较为明显，切割道附近的存储器件层数较高导致其上的光刻胶层的高度较高，而切割道中的对准标记上方的光刻胶层的厚度则会不均匀，因此，对准标记上方的光刻胶层的剖面不平整，影响了对准标记的测试信号的强度和完整度，对晶圆的标记不准，从而导致较大的测量误差而导致套刻精度(overlay，OVL)变差，晶圆合格率降低；并且，当测试信号较弱时，晶圆可能会被误判为不合格晶圆，造成浪费。
[0004]现有技术中通过减缓光刻胶的旋涂速度来改善光刻胶的平整度，但是效果仍然不理想，减缓旋涂速度后，晶圆WPH(wafer per hour，每小时的产出速率)降低；且仍存在修正后残余(residual overlay performance indicate，ROPI)套刻误差。

技术实现思路

[0005]本专利技术的目的是提供一种改进的半导体结构及其形成方法，通过重新设计对准标记在切割道中的位置，改变对准标记上方的光刻胶的平整度，从而降低测量难度，提高对准标记测量信号的准确度，节约成本，缩短制造周期。
[0006]根据本专利技术的一方面，提供了一种半导体结构，包括：
[0007]衬底；
[0008]多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；
[0009]多个切割道，每个所述切割道位于相邻两个所述存储区之间；
[0010]对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；
[0011]光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。
[0012]可选地，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
[0013]可选地，所述半导体结构还包括：
[0014]结构区，位于所述切割道和所述存储区之间；
[0015]对任一所述第一切割道，位于其第一侧的所述存储区为第一存储区，位于其第二侧的所述存储区为第二存储区，所述第一存储区与所述第一切割道之间的所述结构区的宽度大于所述第二存储区与所述第一切割道之间的所述结构区的宽度，
[0016]位于所述第一切割道中的所述对准标记为第一对准标记，所述第一对准标记分布在所述第一切割道内靠近所述第一存储区的一侧。
[0017]可选地，对任一所述第二切割道，位于其第一侧的所述存储区为第三存储区，位于其第二侧的所述存储区为第四存储区，所述第二切割道的中心距离所述第三存储区和所述第四存储区的距离相同，所述第二切割道中的所述对准标记为第二对准标记，所述第二对准标记位于所述第二切割道的中心处。
[0018]可选地，所述的半导体结构还包括：介质层，包括相连接的第一部分和第二部分，所述第一部分位于所述第二切割道中靠近所述第一切割道的第一侧端部，所述第二部分位于所述第一切割道中，所述第二对准标记位于所述第二切割道中远离所述介质层的第二侧端部。
[0019]根据本专利技术第二方面，提供一种半导体结构的形成方法，包括：
[0020]提供衬底；
[0021]在所述衬底上形成阵列排布的多个存储区，和在每相邻两个所述存储区之间形成一条切割道；
[0022]在所述切割道内，靠近两个所述存储区的中心位置形成对准标记；
[0023]在所述对准标记和所述存储区上方形成光刻胶。
[0024]可选地，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
[0025]可选地，在所述切割道内，靠近两个所述存储区的中心位置形成对准标记包括：
[0026]在所述第一切割道内，靠近与其中心距离较远的一侧的所述存储区的一侧形成第一对准标记。
[0027]可选地，在形成光刻胶之前还包括：
[0028]在所述第二切割道中靠近所述第一切割道的第一侧端部形成介质层；
[0029]在所述第二切割道中远离所述介质层的第二侧端部形成第二对准标记。
[0030]根据本专利技术的第三方面，提供一种对准标记的测量方法，包括：
[0031]提供衬底，所述衬底上具有多个存储区和位于所述存储区之间的多条切割道；
[0032]在所述切割道内形成对准标记；
[0033]在所述对准标记上方形成光刻胶；
[0034]检测所述切割道中的所述对准标记，获得对应的光学信号；
[0035]根据所述光学信号获得所述对准标记的位置信息。
[0036]本专利技术实施例提供的半导体结构及其形成方法，通过改变对准标记在切割道中的不同的布局，例如在切割道中，将对准标记320分布在靠近两存储区之间中心的位置，且将对准标记远离介质层分布。通过重新排列对准标记的位置，改善了对准标记上方的光刻胶剖面的平整度，提高了对准标记的测试信号的信号表现，测量信号的强度高，完整度好，减小了测量误差，提高了套刻精度，加快了生产效率；且提高了晶圆的合格率，减小误判，提升成品率，节约成本。
附图说明
[0037]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0038]图1示出半导体结构中3D存储器件的透视图；
[0039]图2示出晶圆上的半导体结构的分布示意图；
[0040]图3示出晶圆上的半导体结构的截面结构示意图；
[0041]图4a示出图3的半导体结构的平面结构示意图；
[0042]图4b示出根据本专利技术第一实施例的半导体结构中对准标记的分布示意图；
[0043]图5a示出图2中B处的放大结构示意图；
[0044]图5b示出根据本专利技术第二实施例的半导体结构中对准标记的分布示意图；
[0045]图6a和图6b分别示出现有技术和本专利技术实施例的半导体结构的对准标记的测试信号图。
具体实施方式
[0046]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：衬底；多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；多个切割道，每个所述切割道位于相邻两个所述存储区之间；对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。2.根据权利要求1所述的半导体结构，其中，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。3.根据权利要求2所述的半导体结构，其中，还包括：结构区，位于所述切割道和所述存储区之间；对任一所述第一切割道，位于其第一侧的所述存储区为第一存储区，位于其第二侧的所述存储区为第二存储区，所述第一存储区与所述第一切割道之间的所述结构区的宽度大于所述第二存储区与所述第一切割道之间的所述结构区的宽度，位于所述第一切割道中的所述对准标记为第一对准标记，所述第一对准标记分布在所述第一切割道内靠近所述第一存储区的一侧。4.根据权利要求2所述的半导体结构，其中，对任一所述第二切割道，位于其第一侧的所述存储区为第三存储区，位于其第二侧的所述存储区为第四存储区，所述第二切割道的中心距离所述第三存储区和所述第四存储区的距离相同，所述第二切割道中的所述对准标记为第二对准标记，所述第二对准标记位于所述第二切割道的中心处。5.根据权利要求4所述的半导体结构，其中，还包括：介质层，包括相连接的第一部分和第二部分，...

【专利技术属性】
技术研发人员：方超，魏禹农，陈航卫，袁元，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：