仿真系统以及存储、读取仿真数据的方法技术方案

本公开实施例提供一种仿真系统以及存储、读取仿真数据的方法，其中仿真系统包括：主机；与主机通信连接的多个硬件仿真器，多个硬件仿真器包括第一硬件仿真器和第二硬件仿真器；分别与主机和该多个硬件仿真器通信连接的存储系统；第一硬件仿真器被配置为：从主机获取设计的第一模块，对第一模块进行硬件仿真，得到第一仿真数据，将第一仿真数据传输到存储系统；第二硬件仿真器被配置为：从主机获取设计的第二模块，对第二模块进行硬件仿真，得到第二仿真数据，将第二仿真数据传输到存储系统；存储系统被配置为：接收第一仿真数据和第二仿真数据，并存储到存储系统的第一存储单元。本公开实施例能够完全存储仿真数据，使得硬件仿真过程连续进行。真过程连续进行。真过程连续进行。

【技术实现步骤摘要】
仿真系统以及存储、读取仿真数据的方法


[0001]本公开实施例涉及逻辑系统设计
，具体涉及一种仿真系统以及存储、读取仿真数据的方法。

技术介绍

[0002]逻辑系统设计(简称设计)是指用于ASIC(Application Specific Integrated Circuit，专用集成电路)、SOC(System
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On
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Chip，片上系统芯片)等电路的设计。设计一般通过专门的HDL(Hardware Description Language，硬件描述语言)来完成。利用HDL可逐层具体化描述设计，使得设计复杂的电路结构可使用一系列的模块来表示。
[0003]在对设计进行硬件仿真时，硬件仿真器会生成仿真数据。此时，需要提供仿真数据存储方案，以保障仿真数据能够被完全存储。

技术实现思路

[0004]有鉴于此，本公开实施例提供一种仿真系统以及存储、读取仿真数据的方法，以保障仿真数据能够被完全存储。
[0005]为实现上述目的，本公开实施例提供如下技术方案。
[0006]第一方面，本公开实施例提供一种仿真系统，包括：主机；与主机通信连接的多个硬件仿真器，该多个硬件仿真器包括第一硬件仿真器和第二硬件仿真器；以及分别与主机和该多个硬件仿真器通信连接的存储系统，其中，第一硬件仿真器被配置为：从主机获取设计的第一模块，对第一模块进行硬件仿真，以得到第一仿真数据，将第一仿真数据传输到存储系统；第二硬件仿真器被配置为：从主机获取设计的第二模块，对第二模块进行硬件仿真，以得到第二仿真数据，将第二仿真数据传输到存储系统；存储系统被配置为：接收第一仿真数据和第二仿真数据，以及将第一仿真数据和第二仿真数据存储到存储系统中的第一存储单元。
[0007]第二方面，本公开实施例提供一种存储仿真数据的方法，包括：
[0008]从主机下载设计的第一模块；
[0009]对第一模块进行硬件仿真，以得到第一硬件仿真器的第一仿真数据；
[0010]将第一仿真数据传输到与多个硬件仿真器通信连接的存储系统，以使得第一仿真数据存储到存储系统中的第一存储单元，该多个硬件仿真器包括第一硬件仿真器。
[0011]第三方面，本公开实施例提供一种读取仿真数据的方法，包括：
[0012]获取主机传输的数据读取指令，该数据读取指令用于读取第一硬件仿真器的仿真数据，该仿真数据包括第一仿真数据，该第一仿真数据存储于存储系统的第一存储单元中，该存储系统与多个硬件仿真器通信连接，且该多个硬件仿真器包括第一硬件仿真器；以及
[0013]响应于该数据读取指令，向存储系统传输命令，该命令至少指示存储系统将第一存储单元中的第一仿真数据传输给主机。
[0014]本公开实施例提供的仿真系统中设置了存储系统，且存储系统分别与主机和多个
硬件仿真器通信连接。针对多个硬件仿真器中的任意硬件仿真器，如果硬件仿真器对设计的模块进行了硬件仿真，并得到了仿真数据，则硬件仿真器可将仿真数据传输到存储系统。从而，存储系统可接收多个硬件仿真器产生的仿真数据，并将多个硬件仿真器产生的仿真数据存储到存储系统中的第一存储单元，实现对多个硬件仿真器的仿真数据进行统一存储。由于硬件仿真器自身的存储容量有限，并且受限于验证板的空间，硬件仿真器难以扩充自身的存储容量，因此硬件仿真器自身往往没有足够的容量来完全存储仿真数据，这导致硬件仿真器的仿真过程极易出现中断。本公开实施例通过设置与多个硬件仿真器通信连接的存储系统，将多个硬件仿真器产生的仿真数据统一存储到存储系统中的第一存储单元，可在硬件仿真器自身的存储容量不足以存储仿真数据时，保障硬件仿真器产生的仿真数据能够被完全存储。本公开实施例提供的仿真系统，能够保障硬件仿真过程不会因为仿真数据无法完全存储而发生中断，使得硬件仿真过程能够连续进行。
附图说明
[0015]为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0016]图1为仿真系统的示意图。
[0017]图2为图1的仿真系统实现设计的硬件仿真的示意图。
[0018]图3为本公开实施例提供的仿真系统的示意图。
[0019]图4A为本公开实施例提供的实现设计的硬件仿真的示意图。
[0020]图4B为本公开实施例提供的实现设计的硬件仿真的另一示意图。
[0021]图5A为本公开实施例提供的读取仿真数据的示意图。
[0022]图5B为本公开实施例提供的读取仿真数据的另一示意图。
[0023]图5C为本公开实施例提供的读取仿真数据的再一示意图。
[0024]图6为本公开实施例提供的存储仿真数据的方法的流程图。
[0025]图7为本公开实施例提供的读取仿真数据的方法的流程图。
具体实施方式
[0026]为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
[0027]需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
[0028]仿真设计主要分为软件仿真和硬件仿真两大类。软件仿真是在运行软件仿真工具的主机上对设计进行模拟，以验证设计的功能。硬件仿真是通过与主机连接的验证板对设
121，并且与主机110连接的验证板120可以是一个或多个。在一些实施例中，验证板120中可以设置FPGA插槽，FPGA 121可插接于FPGA插槽中。例如，一个验证板120可以设置一个或多个FPGA插槽，一个FPGA插槽可插接一个FPGA 121。
[0038]验证板120中的FPGA 121可以配置为对设计的模块进行硬件仿真。一个FPGA 121自身通常附带有一个存储单元123，用于存储FPGA 121自身产生的仿真数据。一个FPGA 121可以仿真设计的一个或多个模块。
[0039]通信接口122可以配置为实现FPGA 121与主机110之间的通信连接。通信接口122可与主机110的网络接口113、外围接口114和总线115(例如外部总线)中的任一项相连接，以实现FPGA 121与主机110的通信连接。在一些实施例中，通信接口122可以是串行通信接口(例如RS
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232串行通信接口等)。
[0040本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种仿真系统，包括：主机；与所述主机通信连接的多个硬件仿真器，所述多个硬件仿真器包括第一硬件仿真器和第二硬件仿真器；以及分别与所述主机和所述多个硬件仿真器通信连接的存储系统，其中，所述第一硬件仿真器被配置为：从主机获取设计的第一模块，对所述第一模块进行硬件仿真，以得到第一仿真数据，将所述第一仿真数据传输到所述存储系统；所述第二硬件仿真器被配置为：从主机获取设计的第二模块，对所述第二模块进行硬件仿真，以得到第二仿真数据，将所述第二仿真数据传输到所述存储系统；所述存储系统被配置为：接收所述第一仿真数据和所述第二仿真数据，以及将所述第一仿真数据和所述第二仿真数据存储到所述存储系统中的第一存储单元。2.根据权利要求1所述的仿真系统，其中，所述第一存储单元包括多个存储分区，所述多个存储分区包括第一存储分区和第二存储分区；所述存储系统进一步被配置为：将所述第一仿真数据存储到所述第一存储分区，将所述第二仿真数据存储到第二存储分区。3.根据权利要求1所述的仿真系统，其中，所述第一硬件仿真器包括第二存储单元；所述第一硬件仿真器进一步被配置为：响应于所述第二存储单元的数据存储量达到预定条件，将所述第一仿真数据传输到所述存储系统。4.根据权利要求1
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3任一项所述的仿真系统，其中，所述第一硬件仿真器进一步被配置为：获取主机传输的数据读取指令，所述数据读取指令用于读取所述第一硬件仿真器的仿真数据；响应于所述数据读取指令，向所述存储系统传输命令；所述存储系统进一步被配置为：响应于所述命令，至少将所述第一存储单元中存储的第一仿真数据传输给所述主机。5.根据权利要求4所述的仿真系统，其中，所述第一硬件仿真器仿真所述第一模块还得到第三仿真数据，所述第三仿真数据存储于所述第一硬件仿真器中的第二存储单元，所述第二存储单元还存储所述第一模块...

【专利技术属性】
技术研发人员：张玉田，
申请(专利权)人：芯华章科技股份有限公司，
类型：发明
国别省市：