用于优化集成电路设计的系统和方法技术方案

本发明专利技术的实施例提供了一种优化集成电路设计的系统和方法，包括具有多个输入和输出存储元件(诸如触发器、锁存器等)的标准单元，这些元件之间具有互连的某种组合逻辑。在实施例中，输入触发器上的从锁存器被组合逻辑的下游节点处的较少数量的锁存器替换，从而改进了性能、面积和功率，同时保持了标准单元的接口引脚处的功能。还描述了根据设计的行为描述，诸如RTL，推断这种标准单元的过程，或者将等效子电路从网表重新映射到该标准单元的过程。本发明专利技术的实施例还提供了一种用单元库进行编码的计算机可读介质。计算机可读介质。计算机可读介质。

【技术实现步骤摘要】
用于优化集成电路设计的系统和方法


[0001]本专利技术的实施例总体涉及电子电路领域，更具体地，涉及用于优化集成电路设计的系统和方法。

技术介绍

[0002]电子设计自动化(EDA)和相关工具可实现复杂集成电路的高效设计，该集成电路可能具有极大量的组件(例如数千、数百万、数十亿或更多)。通过人工方式指定所有这些部件的特性和布局(例如，用于实现所需逻辑的晶体管布置、晶体管类型、信号布局选择)即使并非不可能，但对于现代集成电路而言，这一过程极其耗时且成本高昂。现代EDA工具利用单元来辅助不同抽象层的电路设计。EDA背景下的单元是对软件中的电子电路的原理图或物理布局中的组件的抽象表示。可以使用单元在逻辑抽象层上设计电路，然后可以使用与这些单元相关联的较低层规范(例如，晶体管布置，信号布线选择)来实现这些电路。

技术实现思路

[0003]本专利技术的一个方面提供了一种优化集成电路设计的方法，包括：访问所述设计的模型；基于对多位第一存储、逻辑功能和第二存储的依次标识，使用所述模型来识别所述设计的可替换部分；通过用标准单元自动替换所述可替换部分的组件来修改所述设计，所述标准单元包括：多个输入级主锁存器；功能，复制所述逻辑功能的接收所述多个输入级主锁存器的输出的操作；从锁存器，接收所述逻辑功能的输出；和输出存储元件，接收所述从锁存器的输出；以及将修改的所述设计存储在非暂时性计算机可读介质中。
[0004]本专利技术的另一个方面提供了一种自动设计集成电路的方法，包括：接收规定多个多级数据存储元件的集成电路设计文件；识别第一数据存储元件与第二数据存储元件之间的一个或多个逻辑功能；通过以下方式自动修改所述集成电路设计：删除所述集成设计中的所述第一数据存储元件的第二级；将所述第一数据存储元件的第一级布线至所述一个或多个逻辑功能；和将所述一个或多个逻辑功能的输出布线至被进一步布线至所述第二数据存储元件的第二级；以及将修改的所述集成电路设计存储在非暂时性计算机可读介质中。
[0005]本专利技术的又一个方面提供了一种用单元库进行编码的计算机可读介质，所述单元库包含与用于执行电子设计自动化的多个标准单元相关联的数据，所述单元库包括：标准单元数据记录，包括：逻辑定义，包括：多个输入级主锁存器，每个输入级主锁存器均接收时钟信号；逻辑功能，从所述多个输入级主锁存器接收输出；从锁存器，从所述逻辑功能接收输出，所述从锁存器基于所述时钟信号接收时序信号；和输出存储元件，从所述从锁存器接收输出；物理定义，包括识别用于实现与所述标准单元数据记录相关联的单元的多个晶体管，并且在所述多个晶体管之间进行布线；以及时序信息，与所述标准单元相关，其中，所述时序信息是通过模拟产生的。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1为根据示例性实施例描述电子电路设计引擎的框图。
[0008]图2为根据示例性实施例描述电子电路设计引擎模块的框图。
[0009]图3描绘了示例性实施例中嵌入式逻辑多位触发器标准单元的逻辑表示。
[0010]图4为根据本专利技术实施例描述标准单元数据记录的示意图。
[0011]图5为描述实施例中电路分析和修改引擎的示例性操作的示意图。
[0012]图6为描述本专利技术实施例中用于修改集成电路设计的电路合成器的示意图。
[0013]图7描绘了根据实施例用于执行集成电路优化的电路合成器，其中，解多路复用器被包括作为嵌入式逻辑。
[0014]图8为根据实施例描述用于自动化设计集成电路的方法的流程图。
[0015]图9为根据实施例描述用于优化电路设计的方法的流程图。
[0016]图10描绘了本专利技术实施例中附加电路合成器的变型示例。
[0017]图11描绘了本专利技术实施例中另一电路合成器的变型示例。
[0018]图12A、图12B和图12C示出了用于实现本文描述的用于设计集成电路的方法的示例系统。
具体实施方式
[0019]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0020]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0021]集成电路是由大量组件(例如晶体管、电阻器、电容器)组成的复杂网络，这些组件通过工艺技术的特性相互连接以实现所需的功能。由于涉及的步骤数目和需要处理的设计信息量，手动设计此类组件通常不可行。在这个过程中，可以使用EDA工具来协助设计者。由于设计过程的规模和复杂性，可以使用分层方法设计集成电路，其中将设计分解为较小的部分，将这些部分组合起来以形成完整的芯片。这个过程也有助于预先设计常用的子块，并且在需要时重用它们。标准单元库就是这样一种基本组件的集合(例如，与门(AND)、或门(OR)、与非门(NAND)、或非门(NOR)、异或门(XOR)、触发器、锁存器)，通常在某些EDA工具中
被用来根据块的行为描述自动生成布局。每一部分设计都可能具有捕获设计所需的各种信息的抽象表示，诸如功能行为、电路描述、物理布局、时序行为等，其中许多都是EDA工具用来协助设计过程的。
[0022]EDA工具可能包括与通用电路功能相关的标准单元库。例如，标准单元可以是关联的逻辑门，诸如AND门、OR门、XOR或门、非(NOT)门、NAND门、NOR门和同或(XNOR)门，以及诸如多路复用器、触发器、加法器和计数器之类的电路。这些标准单元可以设置成以实现更复杂的集成电路功能。当设计具有特定功能的集成电路时，可以选择标准单元。接下来，设计者、EDA软件或ECAD(电子计算机辅助设计)工具绘制集成电路的设计布局，该集成电路包括选定的标准单元和/或非标准单元。该设计布局可以转换成光刻掩模。然后，当将由光刻掩模限定的各个层的图案转印到衬底上时，可以制造半导体集成电路。
[0023]图1为根据示例性实施例的电子电路设计引擎的框图。电子电路设计引擎1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种优化集成电路设计的方法，包括：访问所述设计的模型；基于对多位第一存储、逻辑功能和第二存储的依次标识，使用所述模型来识别所述设计的可替换部分；通过用标准单元自动替换所述可替换部分的组件来修改所述设计，所述标准单元包括：多个输入级主锁存器；功能，复制所述逻辑功能的接收所述多个输入级主锁存器的输出的操作；从锁存器，接收所述逻辑功能的输出；和输出存储元件，接收所述从锁存器的输出；以及将修改的所述设计存储在非暂时性计算机可读介质中。2.根据权利要求1所述的方法，其中，所述设计的所述模型包括所述设计的寄存器传输级规定。3.根据权利要求1所述的方法，其中，所述设计的所述模型包括网表。4.根据权利要求1所述的方法，还包括：合成所述集成电路，其中，所述合成包括：将每个输入级主锁存器的来自上游单元的输入信号布线至所述标准单元；以及将来自所述输出存储元件的输出信号布线至下游单元。5.一种自动设计集成电路的方法，包括：接收规定多个多级数据存储元件的集成电路设计文件；识别第一数据存储元件与第二数据存储元件之间的一个或多个逻辑功能；通过以下方式自动修改所述集成电路设计：删除所述集成设计中的所述第一数据存储元件的第二级；将所述第一数据存储元件的第一级布线至所述一个或多个逻辑功能；和将...

【专利技术属性】
技术研发人员：古鲁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：