一种基于过采样算法的锁定检测电路制造技术

本发明专利技术适用于锁相环锁定检测领域，公开了基于过采样算法的锁定检测电路包括分频电路A、分频电路B、采样电路、比较电路和控制电路，基于过采样算法的锁定检测电路将分频后的参考时钟信号和分频后的反馈时钟信号同时送入所述采样电路的数据输入端，高频采样时钟控制采样电路的时钟输入端，实现对锁相环参考时钟频率和反馈时钟频率的采集，采集结果与比较电路的输入端相连，利用比较电路实现对采样结果的判断，从而判定锁相环的锁定状态。采用高频段的采样时钟去同时对分频后的参考时钟和分频后的反馈时钟采样，这种方式很大程度上缩短了锁定判断周期，且参考时钟信号和反馈时钟信号的相位检测更加频繁，锁定误判的几率大大减小。

【技术实现步骤摘要】
一种基于过采样算法的锁定检测电路
本专利技术涉及锁相环锁定检测
，尤其涉及一种基于过采样算法的锁定检测电路。
技术介绍
目前，锁相环被广泛应用于通信、航天、测量、控制等各个
，其主要作用是产生一个精确、稳定可靠的高频时钟信号。锁相环的输出时钟信号精确稳定与否对下一级应用会产生较大的影响，因此用于检测锁相环锁定状态的锁定检测电路将非常重要，当锁相环锁定时，锁定检测电路会输出有效的锁定信号给下一级电路，以启动下一级电路正常工作。现有的一种锁定检测电路是检测参考时钟和反馈时钟的相位差，若该相位差在预设范围内，则输出锁定标志信号。但这种锁定电路容易因为环路内其它电路的影响导致反馈时钟稳定，而此时的参考时钟和反馈时钟相差仍超出预设范围，从而出现锁定误判的情况。另一种常见的锁定检测电路是对参考时钟和反馈时钟进行计数操作，从某一时刻开始，如果在一个时间段内，两个计数器的计数值相等，则表示参考时钟和反馈时钟的相位达到了锁定。由于两个时钟的频率都比较高，如果直接进行计数操作，计数器的设计将变得困难。且可能存在相同时间内参考时钟计数值和反馈时钟脉冲计数值相等，但两时钟的相位并没有对齐，输出时钟信号还不稳定，出现锁定误判问题。为确保准确检测到锁相环的锁定状态，通常会增加计数周期，这样会增加整个锁相环的锁定检测时间。随着集成电路工艺的迅速发展，实现高精度、快速锁定检测电路成为急需解决的技术难题。
技术实现思路
本专利技术的目的在于提供一种基于过采样算法的锁定检测电路，其能够快速准确地检测到锁相环的锁定状态。为达到上述目的，本专利技术提供的方案是：一种基于过采样算法的锁定检测电路，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位至所述复位信号使整个锁定检测电路复位。优选地，所述分频电路A和所述分频电路B的电路结构相同且具有相同的分频系数。优选地，所述控制电路还接收参考时钟信号，所述参考时钟信号用于控制所述控制电路的时钟输入端对所述比较电路的输出信号SI进行采样以实现每个参考时钟周期对锁相环锁定状态的实时判断。优选地，所述采样电路包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn。优选地，所述分频电路A的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出。优选地，所述分频电路B的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]，B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-4]，B端第n-3级触发器DFFBn-3的数据输出端Q与B端第n-2级触发器DFFBn-2的数据输入端D相连，连接信号为B[n-3]，B端第n-2级触发器DFFBn-2的数据输出端Q与B端第n-1级触发器DFFBn-1的数据输入端D相连，连接信号为B[n-2]，B端第n-1级触发器DFFBn-1的数据输出端Q与B端第n级触发器DFFBn的数据输入端D相连，连接信号为B[n-1]，B端级联触发器输出信号B[n]从B端第n级触发器DFFBn的数据输出端Q拉出。优选地，所述高频采样时钟信号分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的时钟输入端CK和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的时钟输入端CK相连；所述采样电路输出信号A[n:0]和B[n:0]，并与所述比较电路的输入端相连。优选地，复位信号RESET分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的复位端Rst和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的复位端Rst本文档来自技高网...

【技术保护点】
1.一种基于过采样算法的锁定检测电路，其特征在于，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；/n所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；/n所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；/n所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；/n所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；/n所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位连接至所述复位信号使整个锁定检测电路复位。/n...

【技术特征摘要】
1.一种基于过采样算法的锁定检测电路，其特征在于，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；
所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；
所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；
所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；
所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；
所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位连接至所述复位信号使整个锁定检测电路复位。


2.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路A和所述分频电路B的电路结构相同且具有相同的分频系数。


3.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述控制电路还接收参考时钟信号，所述参考时钟信号用于控制所述控制电路的时钟输入端对所述比较电路的输出信号SI进行采样以实现每个参考时钟周期对锁相环锁定状态的实时判断。


4.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述采样电路包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn。


5.如权利要求4所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路A的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出。


6.如权利要求5所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路B的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]，B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-...

【专利技术属性】
技术研发人员：张秀娟，王三路，李广进，
申请(专利权)人：西安博瑞集信电子科技有限公司，
类型：发明
国别省市：陕西;61