半导体结构及其形成方法技术

半导体结构包括设置在半导体衬底上方的半导体层的第一堆叠件，其中半导体层的第一堆叠件包括第一SiGe层和设置在第一SiGe层上方的多个Si层，并且Si层基本上不含Ge；以及邻近半导体层的第一堆叠件的半导体层的第二堆叠件，其中半导体层的第二堆叠件包括第一SiGe层和设置在第一SiGe层上方的多个第二SiGe层，并且其中第一SiGe层和第二SiGe层具有不同的组分。半导体结构还包括与半导体层的第一堆叠件交错以形成第一器件的第一金属栅极堆叠件和与半导体层的第二堆叠件交错以形成不同于第一器件的第二器件的第二金属栅极堆叠件。本发明专利技术的实施例还涉及半导体结构的形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术的实施例涉及半导体结构及其形成方法。
技术介绍
半导体产业经历了快速的增长。半导体材料和设计的技术进步已经产生了多代半导体器件，其中每一代都具有比前一代更小和更复杂的电路。在集成电路(IC)演进的过程中，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是这些进步也增加了处理和制造半导体器件的复杂性。多栅极晶体管(诸如全环栅(GAA)场效应晶体管(FET))已经结合到各种存储器和核心器件中，以减小IC芯片的占位面积，同时保持合理的处理裕度。虽然形成GAAFET的方法通常已经足够，但是并不是在所有方面都已完全令人满意。例如，当GAAFET的沟道区域配置有紧密布置成垂直堆叠件的多个纳米部件(例如纳米片、纳米棒等)时，涉及不同功函金属(WFM)层的沉积和图案化的金属栅极结构的阈值电压的调节工艺变得具有挑战性。因此，至少由于这个原因，期待在GAAFET中形成具有合适阈值电压的金属栅极结构的方法中的改进。
技术实现思路
本专利技术的实施例提供了一种半导体结构，包括：半导体层的第一堆叠件，设置在半导体衬底上方，其中，所述半导体层的第一堆叠件包括第一硅锗(SiGe)层和设置在所述第一硅锗层上方的多个硅(Si)层，并且其中，所述硅层不含锗；半导体层的第二堆叠件，邻近所述半导体层的第一堆叠件设置，其中，所述半导体层的第二堆叠件包括所述第一硅锗层和设置在所述第一硅锗层上方的多个第二硅锗层，并且其中，所述第一硅锗层和所述第二硅锗层具有不同的组分；第一金属栅极堆叠件，与所述半导体层的第一堆叠件交错以形成第一器件；以及第二金属栅极堆叠件，与所述半导体层的第二堆叠件交错以形成第二器件，其中，所述第一器件和所述第二器件具有不同的导电类型。本专利技术的另一实施例提供了一种半导体结构，包括：第一半导体鳍，从衬底突出，其中，所述第一半导体鳍的沟道区域包括设置在第一硅锗(SiGe)层上方的硅(Si)层的堆叠件；第二半导体鳍，从所述衬底突出，其中，所述第二半导体鳍的沟道区域包括设置在所述第一硅锗层上方的第二硅锗层的堆叠件，其中，所述第二硅锗层中的锗的量大于所述第一硅锗层中的锗的量，并且其中，所述第二半导体鳍中的所述第二硅锗层的数量要比所述第一半导体鳍中的所述硅层的数量多一个；第一金属栅极堆叠件，与所述第一半导体鳍的沟道区域接合；以及第二金属栅极堆叠件，与所述第二半导体鳍的沟道区域接合。本专利技术的又一实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成第一基于硅锗的(基于SiGe)层；在所述第一基于硅锗的层上方形成交替的基于硅(基于Si)的层和第二基于硅锗的层的多层堆叠件(ML)，其中，所述第一基于硅锗的层和所述第二基于硅锗的层具有不同的组分，并且其中，所述多层堆叠件包括比所述基于硅的层多一个的所述第二基于硅锗的层；在所述多层堆叠件中形成第一鳍和邻近所述第一鳍的第二鳍；在所述第一鳍的沟道区域和所述第二鳍的沟道区域上方形成伪栅极堆叠件；在所述第一鳍中形成n型源极/漏极(S/D)部件；在所述第二鳍中形成p型源极/漏极部件；去除所述n型源极/漏极部件之间和所述p型源极/漏极部件之间的所述伪栅极堆叠件，以分别形成第一栅极沟槽和第二栅极沟槽；去除所述第一鳍中的所述第二基于硅锗的层以在所述基于硅的层之间形成第一开口；去除所述第二鳍中的所述基于硅的层以在所述第二基于硅锗的层之间以及在所述第二基于硅锗的层和所述第一基于硅锗的层之间形成第二开口；以及在所述第一栅极沟槽、所述第二栅极沟槽、所述第一开口和所述第二开口中形成金属栅极堆叠件。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A和图1B示出了根据本专利技术的各个实施例的用于制造半导体器件的示例方法的流程图。图2A是根据本专利技术的各个实施例的示例半导体器件的三维立体图。图2B是根据本专利技术的各个实施例的图2A中所示的半导体器件的平面顶视图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A是根据本专利技术的各个实施例的图1A和图1B的示例方法的中间阶段处的沿着线AA’截取的图2A和图2B所示的半导体器件的截面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B是根据本专利技术的各个实施例的图1A和图1B的示例方法的中间阶段处的沿着线BB’截取的图2A和图2B所示的半导体器件的截面图。图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图17E和图17F是根据本专利技术的各个实施例的图1A和图1B的示例方法的中间阶段处的沿着线CC’截取的图2A和图2B所示的半导体器件的截面图。图3D、图4D、图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D和图17D是根据本专利技术的各个实施例的图1A和图1B的示例方法的中间阶段处的沿着线DD’截取的图2A和图2B所示的半导体器件的截面图。图18是根据本专利技术的各个实施例的半导体器件的实施例的电流与功函数之间的关系的示意图。具体实施方式以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，为了便于描述，本专利技术可以使用例如“下部”、“上部”、“横向”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“横向地”、“向下地”、“向上地”等)的空间相对术语，以描述一个部件与另一部件的关系。该空间相对术语旨在涵盖包括部件的器件的不同方位。此外，当利用“约”、“近似”等描述数值或数值范围时，术语旨在包含包括描述的数值的合理范围内的数值，诸如在描述的数值的+/-10％内或本领域技术人员理解的其他值。例如，术语“约5nm”包含从4.5nm至5.5nm的尺寸范围。此外，本专利技术可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。本专利技术总体上涉及诸如全环栅(GAA)FET的多栅极金属氧化物半导体场效应晶体管(本专利技术中的MOSFET或FET)的结构和形成本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：/n半导体层的第一堆叠件，设置在半导体衬底上方，其中，所述半导体层的第一堆叠件包括第一硅锗(SiGe)层和设置在所述第一硅锗层上方的多个硅(Si)层，并且其中，所述硅层不含锗；/n半导体层的第二堆叠件，邻近所述半导体层的第一堆叠件设置，其中，所述半导体层的第二堆叠件包括所述第一硅锗层和设置在所述第一硅锗层上方的多个第二硅锗层，并且其中，所述第一硅锗层和所述第二硅锗层具有不同的组分；/n第一金属栅极堆叠件，与所述半导体层的第一堆叠件交错以形成第一器件；以及/n第二金属栅极堆叠件，与所述半导体层的第二堆叠件交错以形成第二器件，其中，所述第一器件和所述第二器件具有不同的导电类型。/n

【技术特征摘要】
20200424 US 63/015,133;20210122 US 17/155,7751.一种半导体结构，包括：
半导体层的第一堆叠件，设置在半导体衬底上方，其中，所述半导体层的第一堆叠件包括第一硅锗(SiGe)层和设置在所述第一硅锗层上方的多个硅(Si)层，并且其中，所述硅层不含锗；
半导体层的第二堆叠件，邻近所述半导体层的第一堆叠件设置，其中，所述半导体层的第二堆叠件包括所述第一硅锗层和设置在所述第一硅锗层上方的多个第二硅锗层，并且其中，所述第一硅锗层和所述第二硅锗层具有不同的组分；
第一金属栅极堆叠件，与所述半导体层的第一堆叠件交错以形成第一器件；以及
第二金属栅极堆叠件，与所述半导体层的第二堆叠件交错以形成第二器件，其中，所述第一器件和所述第二器件具有不同的导电类型。


2.根据权利要求1所述的半导体结构，其中，所述半导体层的第一堆叠件包括第一数量的硅层，并且所述半导体层的第二堆叠件包括第二数量的硅锗层，并且其中，所述第一数量大于所述第二数量。


3.根据权利要求2所述的半导体结构，其中，所述第一数量比所述第二数量多一个。


4.根据权利要求1所述的半导体结构，其中，所述第一硅锗层中的锗的组分小于20％。


5.根据权利要求4所述的半导体结构，其中，每个所述第二硅锗层中的锗的组分为至少20％。


6.根据权利要求1所述的半导体结构，其中，所述第一金属栅极堆叠件包括第一功函金属(WFM)层，其中，所述第二金属栅极堆叠件包括第二功函金属层，并且其中，所述第一功函金属层和所述第二功函金属层的组分相同。


7.根据权利要求1所述的半导体结构，其中，所述第一金属栅极堆叠件包括设置在所述半导体层的第一堆叠件上方的第一顶部，其中，所述第二金属栅极堆叠件包括设置在所述半导体层的第二堆叠件上方的第二顶部，并且其中，所述第二顶部延伸至所述第一顶部的底...

【专利技术属性】
技术研发人员：陈冠霖，江国诚，朱熙甯，王志豪，程冠伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71