半导体器件制造技术

一种半导体器件包括：衬底，所述衬底包括逻辑单元区域和连接区域；虚设晶体管，所述虚设晶体管位于所述连接区域上；中间连接层，所述中间连接层位于所述虚设晶体管上；第一金属层，所述第一金属层位于所述中间连接层上；蚀刻停止层，所述蚀刻停止层位于所述中间连接层与所述第一金属层之间；贯穿接触，所述贯穿接触位于所述第一金属层下方，所述贯穿接触穿透所述连接区域，所述贯穿接触的上部突出超过所述蚀刻停止层；以及保护绝缘图案，所述保护绝缘图案位于所述蚀刻停止层上，所述保护绝缘图案覆盖所述贯穿接触的所述上部。所述保护绝缘图案覆盖所述贯穿接触的上侧表面和所述贯穿接触的顶表面。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本专利申请要求于2020年2月5日向韩国知识产权局提交的韩国专利申请No.10-2020-0013892的优先权，其全部内容通过引用合并于此。
本公开涉及半导体器件，具体地涉及包括场效应晶体管和半导体芯片堆叠件的半导体器件。
技术介绍
半导体器件包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路。为了满足对具有小图案尺寸和减小的设计规则的半导体器件的不断增长的需求，正在缩小MOS-FET的尺寸。MOS-FET的尺寸缩小可能导致半导体器件的工作性能下降。为了克服与缩小半导体器件的尺寸相关的技术限制并实现高性能半导体器件，正在进行各种研究。
技术实现思路
本专利技术构思的示例实施例提供了具有改善的可靠性的半导体器件和半导体芯片的堆叠件。根据本专利技术构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括逻辑单元区域和连接区域；虚设晶体管，所述虚设晶体管位于所述连接区域上；中间连接层，所述中间连接层位于所述虚设晶体管上；第一金属层，所述第一金属层位于所述中间连接层上；蚀刻停止层，所述蚀刻停止层位于所述中间连接层与所述第一金属层之间；贯穿接触，所述贯穿接触位于所述第一金属层下方，所述贯穿接触穿透所述连接区域，所述贯穿接触的上部突出超过所述蚀刻停止层；以及保护绝缘图案，所述保护绝缘图案位于所述蚀刻停止层上，所述保护绝缘图案覆盖所述贯穿接触的所述上部。所述保护绝缘图案可以覆盖所述贯穿接触的上侧表面和所述贯穿接触的顶表面。根据本专利技术构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括逻辑单元区域和连接区域；虚设晶体管，所述虚设晶体管位于所述连接区域上；第一层间绝缘层，所述第一层间绝缘层位于所述虚设晶体管上；中间连接层，所述中间连接层位于所述第一层间绝缘层中；第二层间绝缘层，所述第二层间绝缘层位于所述第一层间绝缘层上；第一金属层，所述第一金属层位于所述第二层间绝缘层中；蚀刻停止层，所述蚀刻停止层位于所述第一层间绝缘层与所述第二层间绝缘层之间；贯穿接触，所述贯穿接触位于所述连接区域的所述第一金属层下方，并且从所述第二层间绝缘层的底部延伸到所述衬底的底表面，所述贯穿接触的顶表面高于所述蚀刻停止层的顶表面；以及保护绝缘图案，所述保护绝缘图案设置在所述蚀刻停止层上以覆盖所述贯穿接触的上部。所述贯穿接触的顶表面可以高于所述蚀刻停止层的顶表面。所述保护绝缘图案可以部分地覆盖所述蚀刻停止层的所述顶表面。所述保护绝缘图案可以从所述蚀刻停止层的所述顶表面延伸到所述贯穿接触的所述顶表面上。根据本专利技术构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括逻辑单元区域和连接区域；有源图案，所述有源图案位于所述逻辑单元区域和所述连接区域中的每一者上；器件隔离层，所述器件隔离层覆盖所述有源图案的下侧表面，所述有源图案的上部突出超过所述器件隔离层；栅电极，所述栅电极与所述有源图案交叉；源极/漏极图案，所述源极/漏极图案与所述栅电极的侧部相邻，并填充所述有源图案的上部中的凹陷；中间连接层，所述中间连接层位于所述栅电极和所述源极/漏极图案上，所述中间连接层包括分别电连接到所述源极/漏极图案和所述栅电极的有源接触和栅极接触；第一金属层，所述第一金属层位于所述中间连接层上，所述第一金属层包括互连线和将所述互连线电连接到所述中间连接层的通路；蚀刻停止层，所述蚀刻停止层位于所述中间连接层与所述第一金属层之间；贯穿接触，所述贯穿接触位于所述第一金属层下方，所述贯穿接触穿透所述连接区域，所述贯穿接触的上部突出超过所述蚀刻停止层；以及保护绝缘图案，所述保护绝缘图案位于所述蚀刻停止层上以覆盖所述贯穿接触的上部。所述通路中的至少一个通路可以穿透所述保护绝缘图案并可以连接到所述贯穿接触。所述互连线中的至少一条互连线可以通过所述至少一个通路电连接到所述贯穿接触。根据本专利技术构思的示例实施例，一种半导体芯片的堆叠件可以包括存储器芯片和堆叠在所述存储器芯片上的逻辑芯片。所述逻辑芯片可以包括：衬底，所述衬底包括集成电路；金属层，所述金属层位于所述衬底上；以及位于所述金属层下方的贯穿接触，所述贯穿接触穿透所述衬底。所述贯穿接触可以连接到所述存储器芯片的金属层。附图说明通过以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所描述的非限制性的示例实施例。图1是示出根据本专利技术构思的示例实施例的半导体器件的俯视图。图2是示出图1的逻辑单元区域和连接区域的放大俯视图。图3A至图3E分别是沿图2中的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。图4、图6、图8和图10是示出根据本专利技术构思的示例实施例的制造半导体器件的方法的俯视图。图5A、图7A、图9A和图11A分别是沿图4、图6、图8和图10中的线A-A'截取的截面图。图5B、图7B、图9B和图11B分别是沿图4、图6、图8和图10中的线B-B'截取的截面图。图5C、图7C、图9C和图11C分别是沿图4、图6、图8和图10中的线C-C'截取的截面图。图9D和图11D分别是沿图8和图10中的线D-D'截取的截面图。图12至图17是示出根据本专利技术构思的示例实施例的形成贯穿接触的方法的截面图。图18是示出根据本专利技术构思的示例实施例的半导体芯片的堆叠件的截面图。图19是示出根据本专利技术构思的示例实施例的半导体封装件的截面图。图20A至图20E分别是沿着图2中的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图，示出了根据本专利技术构思的示例实施例的半导体器件。图21是沿图2中的线E-E'截取的截面图，示出了根据本专利技术构思的示例实施例的半导体器件。具体实施方式图1是示出根据本专利技术构思的示例实施例的半导体器件的俯视图。参照图1，可以提供逻辑芯片LGC。逻辑芯片LGC可以包括位于衬底100上的逻辑单元区域LCR。在示例实施例中，逻辑单元区域LCR可以包括第一至第四逻辑单元区域LCR1-LCR4。第一至第四逻辑单元区域LCR1-LCR4可以二维地布置在衬底100上。每个逻辑单元区域LCR可以是其中设置有构成逻辑电路的逻辑单元(例如，标准单元)的区域。逻辑芯片LGC还可以包括设置在逻辑单元区域LCR之间的连接区域CNR。第一至第四逻辑单元区域LCR1-LCR4可以设置在连接区域CNR周围。可以在连接区域CNR中设置至少一个贯穿接触TCT。图2是示出图1的逻辑单元区域和连接区域的放大俯视图。图3A至图3E分别是沿图2中的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。在下文中，将参照图2以及图3A至图3D更详细地描述逻辑芯片LGC的逻辑单元区域LCR。逻辑单元区域LCR可以包括构成逻辑电路的逻辑单元(例如，标准单元)。图2中所示的逻辑单元区域LCR可以是单个逻辑单元的示例。衬底100可以包括第一有源区域PR和第二有源区域NR。在示例实施例中，第一有本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：/n衬底，所述衬底包括逻辑单元区域和连接区域；/n虚设晶体管，所述虚设晶体管位于所述连接区域上；/n中间连接层，所述中间连接层位于所述虚设晶体管上；/n第一金属层，所述第一金属层位于所述中间连接层上；/n蚀刻停止层，所述蚀刻停止层位于所述中间连接层与所述第一金属层之间；/n贯穿接触，所述贯穿接触位于所述第一金属层下方，所述贯穿接触穿透所述连接区域，所述贯穿接触的上部突出超过所述蚀刻停止层；以及/n保护绝缘图案，所述保护绝缘图案位于所述蚀刻停止层上，所述保护绝缘图案覆盖所述贯穿接触的所述上部，并且所述保护绝缘图案覆盖所述贯穿接触的上侧表面和所述贯穿接触的顶表面。/n

【技术特征摘要】
20200205 KR 10-2020-00138921.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括逻辑单元区域和连接区域；
虚设晶体管，所述虚设晶体管位于所述连接区域上；
中间连接层，所述中间连接层位于所述虚设晶体管上；
第一金属层，所述第一金属层位于所述中间连接层上；
蚀刻停止层，所述蚀刻停止层位于所述中间连接层与所述第一金属层之间；
贯穿接触，所述贯穿接触位于所述第一金属层下方，所述贯穿接触穿透所述连接区域，所述贯穿接触的上部突出超过所述蚀刻停止层；以及
保护绝缘图案，所述保护绝缘图案位于所述蚀刻停止层上，所述保护绝缘图案覆盖所述贯穿接触的所述上部，并且所述保护绝缘图案覆盖所述贯穿接触的上侧表面和所述贯穿接触的顶表面。


2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
逻辑晶体管，所述逻辑晶体管位于所述逻辑单元区域上，
其中，所述逻辑晶体管和所述虚设晶体管均为三维场效应晶体管。


3.根据权利要求1所述的半导体器件，其中，所述中间连接层包括：
有源接触，所述有源接触电连接到所述虚设晶体管的源极/漏极图案；以及
栅极接触，所述栅极接触电连接到所述虚设晶体管的栅电极。


4.根据权利要求3所述的半导体器件，其中，所述中间连接层还包括：
连接图案，所述连接图案位于所述有源接触和所述栅极接触上。


5.根据权利要求1所述的半导体器件，其中，所述虚设晶体管包括：
有源图案，所述有源图案位于所述连接区域上；
器件隔离层，所述器件隔离层填充将所述有源图案分割成两个部分的沟槽；
栅电极，所述栅电极与所述有源图案交叉；以及
源极/漏极图案，所述源极/漏极图案与所述栅电极的侧部相邻，
其中，所述贯穿接触穿透所述器件隔离层。


6.根据权利要求1所述的半导体器件，其中，所述第一金属层包括：
通路，所述通路穿透所述保护绝缘图案并连接到所述贯穿接触的所述顶表面；以及
互连线，所述互连线位于所述通路上。


7.根据权利要求1所述的半导体器件，其中，所述贯穿接触包括：
柱状导电图案；
阻挡图案，所述阻挡图案围绕所述导电图案的外侧表面；以及
绝缘间隔物，所述绝缘间隔物围绕所述阻挡图案的外侧表面。


8.根据权利要求1所述的半导体器件，其中，所述第一金属层位于所述蚀刻停止层上的层间绝缘层中，并且
所述贯穿接触的所述顶表面位于所述层间绝缘层的底表面和顶表面之间的水平高度处。


9.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层相对于所述保护绝缘图案具有蚀刻选择性。


10.根据权利要求1所述的半导体器件，其中，所述保护绝缘图案覆盖所述蚀刻停止层的顶表面的与所述贯穿接触相邻的部分。


11.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括逻辑单元区域和连接区域；
虚设晶体管，所述虚设晶体管位于所述连接区域上；
第一层间绝缘层，所述第一层间绝缘层位于所述虚设晶体管上；
中间连接层，所述中间连接层位于所述第一层间绝缘层中；
第二层间绝缘层，所述第二层间绝缘层位于所述第一层间绝缘层上；
第一金属层，所述第一金属层位于所述第二层间绝缘层中；
蚀刻停止层，所述蚀刻停止层位于所述第一层间绝缘层与所述第二层间绝缘...

【专利技术属性】
技术研发人员：丁少锋，姜旻局，金知炯，安正勋，刘海利，崔允基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR