半导体集成电路装置制造方法及图纸

具有逻辑功能的反相器单元(C1)和不具有逻辑功能的填充单元(C11)相邻布置。填充单元(C11)的纳米线(122、126)分别在Y方向上布置在与反相器单元(C1)的纳米线(22、26)相同的位置。此外，填充单元(C11)的P型虚设晶体管(P11)和N型虚设晶体管(N11)分别在Z方向上与P型晶体管(P1)和N型晶体管(N1)布置于相同的层。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置
本公开涉及一种包括标准单元(以下看情况也简称为单元)的半导体集成电路装置，该标准单元包括立体构造晶体管。
技术介绍
标准单元方式是在半导体衬底上形成半导体集成电路的一种已知方法。标准单元方式指的是以下方式，即事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体衬底上，再用布线将这些标准单元连接起来，这样来设计LSI芯片。LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造晶体管进行研究，即将晶体管构造从现有的平面型变为立体型。在非专利文献1、2中，作为新型装置公开了一种立体构造装置及使用该立体构造装置的标准单元，该立体构造装置是将立体构造的P型FET和N型FET沿垂直方向层叠在衬底上而得到的。非专利文献1：RyckaertJ.etal.，″TheComplementaryFET(CFET)forCMOSscalingbeyondN3″，2018SymposiumonVLSITechnologyDigestofTechnicalPapers非专利文献2：A.Mocutaetal.，″EnablingCMOSScalingTowards3nmandBeyond″，2018SymposiumonVLSITechnologyDigestofTechnicalPapers
技术实现思路
-专利技术要解决的技术问题-在本说明书中，对于将立体构造的P型FET和N型FET沿垂直方向层叠在衬底上而得到的立体构造装置，参照非专利文献1的记载将其称为CFET(ComplementaryFET：互补场效应晶体管)。此外，将与衬底垂直的方向称为深度方向。此处，在标准单元中，除了例如“与非门”、“或非门”等具有逻辑功能的单元(以下看情况称为逻辑单元)以外，还包括不具有逻辑功能的单元。不具有逻辑功能的单元例如有“填充单元”。“填充单元”是指以下单元，其不具有逻辑功能，对电路块的逻辑功能不做贡献，且布置在逻辑单元之间。到目前为止，还没有人对采用了CFET的填充单元的构造、包括采用了CFET的填充单元的半导体集成电路的版图做具体的研究。本公开提供一种包括采用了CFET的填充单元的半导体集成电路装置的版图。-用以解决技术问题的技术方案-第一方面的公开是一种半导体集成电路装置，包括具有逻辑功能的第一标准单元和与所述第一标准单元相邻布置且不具有逻辑功能的第二标准单元。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管以及第二晶体管，所述第一电源布线沿第一方向延伸，且供给第一电源电压，所述第二电源布线沿所述第一方向延伸，且供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是第二导电型的立体构造晶体管，形成在深度方向上比所述第一晶体管高的位置，且俯视时所述第二晶体管的沟道部布置在与所述第一晶体管的沟道部有重合的位置，所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管以及第二虚设晶体管，所述第三电源布线沿所述第一方向延伸，且供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，且供给所述第二电源电压，所述第一虚设晶体管是所述第一导电型的立体构造晶体管，所述第一虚设晶体管的沟道部在与所述第一方向垂直的第二方向上布置在与所述第一晶体管的沟道部相同的位置，且在深度方向上与所述第一晶体管布置于相同的层，所述第二虚设晶体管是所述第二导电型的立体构造晶体管，所述第二虚设晶体管的沟道部在所述第二方向上布置在与所述第二晶体管的沟道部相同的位置，且在所述深度方向上与所述第二晶体管布置于相同的层。根据该方面，第一晶体管和第一虚设晶体管的沟道部在第二方向上布置在相同的位置。第一晶体管和第一虚设晶体管在深度方向上布置于相同的层。第二晶体管和第二虚设晶体管的沟道部在第二方向上布置在相同的位置。第二晶体管和第二虚设晶体管在深度方向上布置于相同的层。也就是说，通过将第一、第二晶体管布置在第二标准单元中，能够抑制晶体管布置的疏密不匀。这样一来，就能够抑制半导体集成电路装置的制造偏差，从而能够提高成品率。第二方面的公开是一种半导体集成电路装置，包括具有逻辑功能的第一标准单元和与所述第一标准单元相邻布置且不具有逻辑功能的第二标准单元。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、第一、第二局部布线以及第三、第四局部布线，所述第一电源布线沿第一方向延伸，且供给第一电源电压，所述第二电源布线沿所述第一方向延伸，且供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是第二导电型的立体构造晶体管，形成在深度方向上比所述第一晶体管高的位置，且俯视时所述第二晶体管的沟道部布置在与所述第一晶体管的沟道部有重合的位置，所述第一、第二局部布线沿与所述第一方向垂直的第二方向延伸，且分别与所述第一晶体管的源极和漏极相连，所述第三、第四局部布线沿所述第二方向延伸，且分别与所述第二晶体管的源极和漏极相连，所述第二标准单元包括第三电源布线、第四电源布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，且供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，且供给所述第二电源电压，所述第五局部布线在所述深度方向上与所述第一、第二局部布线布置于相同的层，所述第六局部布线在所述深度方向上与所述第三、第四局部布线布置于相同的层，所述第五、第六局部布线中的至少一者在俯视时与所述第三、第四电源布线有重合。根据该方面，第一标准单元与第二标准单元相邻布置。第一、第二、第五局部布线布置于相同的层。第三、第四、第六局部布线布置于相同的层。也就是说，在半导体集成电路装置的下部，第一、第二、第五局部布线布置得很有规律。在半导体集成电路装置的上部，第三、第四、第六局部布线也布置得很有规律。这样一来，就能够抑制半导体集成电路装置的制造偏差，从而能够提高成品率。-专利技术的效果-根据本公开，就采用了CFET的半导体集成电路装置而言，能够抑制制造和性能上的偏差，能够提高成品率。附图说明图1是俯视图，示出采用了第一实施方式所涉及的标准单元的电路块下部的版图构造之例；图2是俯视图，示出采用了第一实施方式所涉及的标准单元的电路块上部的版图构造之例；图3是图1和图2的版图构造的俯视横向剖视图；图4(a)、(b)是俯视图，示出第一实施方式所涉及的反相器单元的版图构造；图5(a)、(b)是俯视图，示出第一实施方式所涉及的填充单元的版图构造；图6(a)、(b)是图4的版图构造的俯视纵向剖视图；图7(a)、(b)是俯视图，示出第一实施方式所涉及的填本文档来自技高网...

【技术保护点】
1.一种半导体集成电路装置，包括具有逻辑功能的第一标准单元和与所述第一标准单元相邻布置且不具有逻辑功能的第二标准单元，其特征在于：/n所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管以及第二晶体管，/n所述第一电源布线沿第一方向延伸，且供给第一电源电压，/n所述第二电源布线沿所述第一方向延伸，且供给与所述第一电源电压不同的第二电源电压，/n所述第一晶体管是第一导电型的立体构造晶体管，/n所述第二晶体管是第二导电型的立体构造晶体管，形成在深度方向上比所述第一晶体管高的位置，且俯视时所述第二晶体管的沟道部布置在与所述第一晶体管的沟道部有重合的位置；/n所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管以及第二虚设晶体管，/n所述第三电源布线沿所述第一方向延伸，且供给所述第一电源电压，/n所述第四电源布线沿所述第一方向延伸，且供给所述第二电源电压，/n所述第一虚设晶体管是所述第一导电型的立体构造晶体管，所述第一虚设晶体管的沟道部在与所述第一方向垂直的第二方向上布置在与所述第一晶体管的沟道部相同的位置，且在深度方向上与所述第一晶体管布置于相同的层，/n所述第二虚设晶体管是所述第二导电型的立体构造晶体管，所述第二虚设晶体管的沟道部在所述第二方向上布置在与所述第二晶体管的沟道部相同的位置，且在所述深度方向上与所述第二晶体管布置于相同的层。/n...

【技术特征摘要】
【国外来华专利技术】20181225 JP 2018-2408871.一种半导体集成电路装置，包括具有逻辑功能的第一标准单元和与所述第一标准单元相邻布置且不具有逻辑功能的第二标准单元，其特征在于：
所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管以及第二晶体管，
所述第一电源布线沿第一方向延伸，且供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，且供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是第一导电型的立体构造晶体管，
所述第二晶体管是第二导电型的立体构造晶体管，形成在深度方向上比所述第一晶体管高的位置，且俯视时所述第二晶体管的沟道部布置在与所述第一晶体管的沟道部有重合的位置；
所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管以及第二虚设晶体管，
所述第三电源布线沿所述第一方向延伸，且供给所述第一电源电压，
所述第四电源布线沿所述第一方向延伸，且供给所述第二电源电压，
所述第一虚设晶体管是所述第一导电型的立体构造晶体管，所述第一虚设晶体管的沟道部在与所述第一方向垂直的第二方向上布置在与所述第一晶体管的沟道部相同的位置，且在深度方向上与所述第一晶体管布置于相同的层，
所述第二虚设晶体管是所述第二导电型的立体构造晶体管，所述第二虚设晶体管的沟道部在所述第二方向上布置在与所述第二晶体管的沟道部相同的位置，且在所述深度方向上与所述第二晶体管布置于相同的层。


2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一标准单元还包括栅极布线，
所述栅极布线沿所述第二方向延伸且沿所述深度方向延伸，成为所述第一、第二晶体管的栅极，
所述第二标准单元还包括虚设栅极布线，
所述虚设栅极布线沿所述第二方向延伸且沿所述深度方向延伸，成为所述第一、第二虚设晶体管的栅极，
在所述第一标准单元与所述第二标准单元的交界处，以在所述第二方向和所述深度方向上延伸的方式设有第二虚设栅极布线，
所述栅极布线、所述虚设栅极布线以及所述第二虚设栅极布线在所述第一方向上以同一中心间距布置。


3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一标准单元包括第一、第二局部布线和第三、第四局部布线，
所述第一、第二局部布线沿所述第二方向延伸，且分别与所述第一晶体管的源极和漏极相连，
所述第三、第四局部布线沿所述第二方向延伸，且分别与所述第二晶体管的源极和漏极相连，
所述第二标准单元包括第五、第六局部布线和第七、第八局部布线，
所述第五、第六局部布线沿所述第二方向延伸，且分别与所述第一虚设晶体管的源极和漏极相连，
所述第七、第八局部布线沿所述第二方向延伸，且分别与所述第二虚设晶体管的源极和漏极相连。


4.根据权利要求3所述的半导体集成电路装置，其特征在于：
所述第五、第六、第七、第八局部布线中的至少一者在俯视时与所述第三电源布线有重合。


5.根据权利要求4所述的半导体集成电路装置，其特征在于：
所述第五、第六、第七、第八局部布线在俯视时分别与所述第三、第四电源布线有重合。


6.根据权利要求4所述的半导体集成电路装置，其特征在于：
所述第五、第六、第七、第八局部布线都...

【专利技术属性】
技术研发人员：伊达浩志郎，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本;JP