半导体器件及其制备方法技术

本发明专利技术提供了一种半导体器件及其制备方法，衬底具有存储单元区、外围电路区以及位于存储单元区及外围电路区之间的交界区；多条位线位于衬底上且沿第一方向间隔排布，并从存储单元区沿第二方向延伸至交界区内；多条虚拟线位于交界区的衬底上，一条虚拟线与一条位线的端部对接且沿第二方向对齐，每条虚拟线包括依次堆叠于衬底上的第一绝缘层和第二绝缘层。本发明专利技术中，第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加虚拟线底部的宽度增强虚拟线的强度，防止虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了虚拟线底部的宽度，不会影响器件的各项参数。

【技术实现步骤摘要】
半导体器件及其制备方法
本专利技术涉及半导体
，尤其涉及一种半导体器件及其制备方法。
技术介绍
存储器，例如动态随机存储器(DynamicRandomAccessMemory，DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器具有多条字线结构和位线结构，字线结构埋入在衬底中，位线结构形成在衬底上且与相应的存储单元电性连接，并且所述存储器还包括电容结构，所述电容结构用于存储代表存储信息的电荷，以及所述存储单元可通过一节点接触结构电性连接所述电容结构，从而实现各个存储单元的存储功能。存储器还具有存储单元区及外围电路区，其中，存储单元区用于形成存储器的存储单元，外围电路区用于形成存储器的外围电路，存储单元区与外围电路之间的交界处还会存在交界区。目前，交界区内的虚拟线的高度和宽度之比较大，容易倒伏，从而导致存储器的性能和稳定性下降。
技术实现思路
本专利技术的目的在于提供一种半导体器件及其制备方法，用于解决交界区内的虚拟线的高度和宽度之比较大，容易倒伏，进而导致器件的性能和稳定性下降的问题。为了达到上述目的，本专利技术提供了一种半导体器件，包括：衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；多条位线，位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；多条虚拟线，位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。可选的，所述第一绝缘层底部的横向宽度大于顶部的横向宽度的两倍。可选的，所述第一绝缘层自底部至顶部的横向宽度逐渐减小。可选的，所述第一绝缘层沿第三方向的截面为梯形。可选的，所述虚拟线的深宽比大于10。可选的，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述虚拟线的侧壁，所述第二侧墙覆盖所述位线的侧壁。每条所述虚拟线还包括第三绝缘层，所述第三绝缘层位于所述第一绝缘层及第二绝缘层之间。可选的，所述第一绝缘层、第二绝缘层及第三绝缘层均至少包含两种及两种以上的绝缘材料。可选的，所述虚拟线的第一绝缘层的底部的部分厚度横向延伸至与相邻的虚拟线的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。本专利技术还提供了一种半导体器件的制备方法，包括：提供衬底，所述衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；形成多条位线于所述衬底上，所述位线沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；以及；形成多条虚拟线于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。可选的，形成多条所述位线的同时形成多条所述虚拟线。可选的，形成多条所述位线及多条所述虚拟线的步骤包括：依次至少一层导电材料层于所述衬底上，并去除所述交界区的衬底上的所述导电材料层；形成所述第一绝缘材料层于所述衬底上，并去除所述存储单元区的所述导电材料层上的第一绝缘材料层；形成所述第二绝缘材料层于所述衬底上；以及，刻蚀所述交界区的所述第二绝缘材料层及所述第一绝缘材料层形成若干第一开口，所述交界区剩余的所述第一绝缘材料层及所述第二绝缘材料层分别构成第一绝缘层和第二绝缘层，所述第一绝缘层及所述第二绝缘层依次堆叠后构成所述虚拟线，以及刻蚀所述存储单元区的所述第二绝缘材料层及所述导电材料层形成若干第二开口，所述存储单元区剩余的导电材料层及第二绝缘材料层分别构成导电层及第四绝缘层，所述导电层及所述第四绝缘层依次堆叠后构成所述位线。可选的，刻蚀所述交界区的所述第二绝缘材料层及所述第一绝缘材料层与刻蚀所述存储单元区的所述第二绝缘材料层及所述导电材料层的步骤同步进行，并且刻蚀所述导电材料层的速率大于刻蚀所述第一绝缘材料层的速率，刻蚀完毕后，所述第一开口贯穿所述第二绝缘材料层并延伸至所述第一绝缘材料层中，所述第二开口贯穿所述第二绝缘材料层及所述导电材料层并露出所述衬底，形成所述虚拟线之后，所述虚拟线的第一绝缘层的底部的部分厚度横向延伸至与相邻的虚拟线的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。可选的，所述第二开口位于所述第一绝缘层的部分的顶部的横向宽度大于底部的横向宽度。可选的，所述第二开口位于所述第一绝缘层的部分的顶部的横向宽度大于底部的横向宽度的两倍。可选的，形成多条所述位线及多条所述虚拟线之后，还包括：在所述虚拟线的侧壁上形成第一侧墙以及在所述位线的侧壁形成第二侧墙。在本专利技术提供的半导体器件及其制备方法中，衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；多条位线位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；多条虚拟线位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层。本专利技术中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加所述虚拟线底部的宽度增强所述虚拟线的强度，防止所述虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了所述虚拟线底部的宽度，不会影响器件的各项参数。附图说明图1为本专利技术实施例一提供的半导体器件的制备方法的流程图；图2a～图2k为本专利技术实施例一提供的半导体器件的制备方法的相应流程对应的结构示意图，其中，图2k为本专利技术实施例一提供的半导体器件的俯视图，图2j为本专利技术实施例一提供的图2k中的半导体器件沿aa方向及bb方向的剖视图；图3为本专利技术实施例二提供的半导体器件沿aa方向及bb方向的剖视图；图4为本专利技术实施例三提供的半导体器件的制备方法的相应流程对应的结构示意图；图5为本专利技术实施例三提供的半导体器件沿aa方向及bb方向的剖视图；其中，附图标记为：100-衬底；100A-存储单元区；100C-交界区；201-第一缓冲材料层；202-第一导电材料层；202a-第一导电层；203-第二导电材料层；203a-第二导电层；204-掩模材料层；204a-掩模层；205-第二缓冲材料层；206-第一绝缘材料层；206a-第一绝缘层；207-第二绝缘材料层；207a-第二绝缘层；207b-第四绝缘层；208a-第三绝缘层；208b-第五绝缘层；300-连接触点；401-第一开口；402-第二开口；BL-位线；DL-虚拟线；WL-字线；S/D-源/漏区；D1-第一方向；D2-第二方向；D3-第二方向；SP1-第一侧墙；SP2-第二本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；/n多条位线，位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；/n多条虚拟线，位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；
多条位线，位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；
多条虚拟线，位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。


2.如权利要求1所述的半导体器件，其特征在于，所述第一绝缘层底部的横向宽度大于顶部的横向宽度的两倍。


3.如权利要求1或2所述的半导体器件，其特征在于，所述第一绝缘层自底部至顶部的横向宽度逐渐减小。


4.如权利要求1或2所述的半导体器件，其特征在于，所述第一绝缘层沿第三方向的截面为梯形。


5.如权利要求1所述的半导体器件，其特征在于，所述虚拟线的深宽比大于10。


6.如权利要求1所述的半导体器件，其特征在于，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述虚拟线的侧壁，所述第二侧墙覆盖所述位线的侧壁。


7.如权利要求1所述的半导体器件，其特征在于，每条所述虚拟线还包括第三绝缘层，所述第三绝缘层位于所述第一绝缘层及第二绝缘层之间。


8.如权利要求7所述的半导体器件，其特征在于，所述第一绝缘层、第二绝缘层及第三绝缘层均至少包含两种及两种以上的绝缘材料。


9.如权利要求1所述的半导体器件，其特征在于，所述虚拟线的第一绝缘层的底部的部分厚度横向延伸至与相邻的虚拟线的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。


10.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；
形成多条位线于所述衬底上，所述位线沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；以及；
形成多条虚拟线于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝...

【专利技术属性】
技术研发人员：颜逸飞，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：福建;35