半导体结构制造技术

本实用新型专利技术提供了一种半导体结构中，衬底中形成有沿第一预定方向延伸的有源区，所述有源区从所述衬底的表面延伸至所述衬底的第一设定深度位置；多条字线结构位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构从所述衬底的表面延伸至所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；多个辅助掺杂区位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。如此，即能够利用所述辅助掺杂区改善字线结构和有源区之间的漏电流现象。

【技术实现步骤摘要】
半导体结构
本技术涉及半导体
，尤其涉及一种半导体结构。
技术介绍
随着半导体器件尺寸的不断缩减，半导体器件中的各个组件的特征尺寸也迅速缩小，并且相邻的各个组件之间的间隔也越来越近。如此，将极易引发相邻组件之间的漏电流现象。具体针对存储器(例如，动态随机存储器，DynamicRandomAccessMemory)而言，随着存储器尺寸的不断缩减，使得掩埋在衬底中的字线结构与邻近的有源区之间将容易出现漏电流现象。
技术实现思路
本技术的目的在于提供一种半导体结构，以解决字线结构与邻近的有源区之间将容易出现漏电流现象的问题。为了达到上述目的，本技术提供了一种半导体结构，包括：一衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；多条字线结构，位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；以及，多个辅助掺杂区，位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。可选的，所述辅助掺杂区的顶部与对应的字线结构之间的间距小于其底部与对应的字线结构之间的间距。可选的，所述辅助掺杂区的掺杂浓度高于所述有源区的掺杂浓度。可选的，所述辅助掺杂区的掺杂类型与所述有源区的掺杂类型相同。可选的，所述衬底中具有多个字线沟槽，所述字线结构位于对应的字线沟槽中，所述字线结构包括栅氧化层、栅导电层及两个栅介质层，所述栅氧化层覆盖所述字线沟槽的内壁，所述栅导电层位于所述栅氧化层上并填充所述字线沟槽的部分深度，两个所述栅介质层堆叠后覆盖所述栅导电层并填充所述字线沟槽的剩余深度。可选的，两个所述栅介质层分别为第一栅介质层及第二栅介质层，所述第一栅介质层较所述第二栅介质层更靠近所述栅导电层，所述栅导电层与所述第一栅介质层之间还具有一功函数调整层。可选的，两个所述栅介质层分别为第一栅介质层及第二栅介质层，所述第一栅介质层较所述第二栅介质层更靠近所述栅导电层，所述第一栅介质层与所述第二栅介质层之间还具有一功函数调整层。可选的，所述字线结构还包括字线侧墙，所述字线侧墙包裹所述第二栅介质层及所述功函数调整层的侧壁。可选的，所述功函数调整层的材料为多晶硅或非晶硅。可选的，两个所述栅介质层的材料均为氧化硅、氮化硅或氮氧化硅中的一种或多种。在本技术提供的半导体结构中，衬底中形成有沿第一预定方向延伸的有源区，所述有源区从所述衬底的表面延伸至所述衬底的第一设定深度位置；多条字线结构位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构从所述衬底的表面延伸至所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；多个辅助掺杂区位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。如此，即能够利用所述辅助掺杂区改善字线结构和有源区之间的漏电流现象。附图说明图1为本技术实施例一提供的半导体结构的制备方法的流程图；图2a～图2f为本技术实施例一提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图2f为本技术实施例一提供的半导体结构的结构示意图；图3a～图3d为本技术实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图3d为本技术实施例二提供的半导体结构的结构示意图；图4a～图4e为本技术实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图4e为本技术实施例三提供的半导体结构的结构示意图；图5a～图5e为本技术实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图5e为本技术实施例四提供的半导体结构的结构示意图；图6a～图6e为本技术实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图6e为本技术实施例五提供的半导体结构的结构示意图；其中，附图标记为：100-衬底；101-有源区；102-辅助掺杂区；200a-栅氧化层；200b-功函数层；200c-栅导电层；200d-第一栅介质层；200e-第二栅介质层；200f-功函数调整层；200g-字线侧墙；300-钝化层；WL1-第一字线结构；WL2-第二字线结构；STI-浅沟槽隔离结构；H1-第一设定深度位置；H2、H2’-第二设定深度位置。具体实施方式下面将结合示意图对本技术的具体实施方式进行更详细的描述。根据下列描述，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。实施例一图2f为本实施例中的半导体结构的结构示意图。如图2f所示，所述半导体结构包括：衬底100以及形成在所述衬底100中的字线结构。其中，所述衬底100中形成有多个有源区101和浅沟槽隔离结构STI，所述浅沟槽隔离结构STI用于分隔相邻的有源区101。其中，多个所述有源区101呈阵列式排布且沿第一预定方向延伸，并通过所述浅沟槽隔离结构STI使各个有源区101之间相互独立，避免有源区101之间相互干扰。所述有源区101的底部位于所述衬底100的第一设定深度位置H1。进一步的，所述衬底100中还形成有字线沟槽，所述字线沟槽即用于容纳所述字线结构。具体的，所述字线沟槽沿着第二预定方向延伸，以穿过相应的有源区101和浅沟槽隔离结构STI，以及一部分所述字线沟槽位于所述有源区101中，另一部分所述字线沟槽位于所述浅沟槽隔离结构STI中。为了便于描述，将位于所述浅沟槽隔离结构STI中的所述字线沟槽成为第一字线沟槽，将位于所述有源区101中的所述字线沟槽成为第二字线沟槽。本实施例中，所述第一字线沟槽的开口尺寸大于所述第二字线沟槽的开口尺寸。进一步的，所述第一字线沟槽的底部的位置也更低于所述第二字线沟槽的底部的位置。具体参考图2f所示，所述第一字线沟槽从所述衬底100的表面延伸至所述衬底100的第二设定深度位置H2，所述第二字线沟槽从所述衬底100的表面延伸至所述衬底100的第二设定深度位置H2’，所述第二设定深度位置H2低于所述第二设定深度位置H2’。继续参考图2f所示，所述字线结构位于所述字线沟槽中，包括栅氧化层200a、功函数层200b、栅导电层200c及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述第二栅介质层200e位于所述栅导电层200c上并填充所述字线沟槽的剩余深度。本实施例本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n一衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；/n多条字线结构，位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；以及，/n多个辅助掺杂区，位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
一衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；
多条字线结构，位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；以及，
多个辅助掺杂区，位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。


2.如权利要求1所述的半导体结构，其特征在于，所述辅助掺杂区的顶部与对应的字线结构之间的间距小于其底部与对应的字线结构之间的间距。


3.如权利要求1所述的半导体结构，其特征在于，所述辅助掺杂区的掺杂类型与所述有源区的掺杂类型相同。


4.如权利要求1所述的半导体结构，其特征在于，所述衬底中具有多个字线沟槽，所述字线结构位于对应的字线沟槽中，所述字线结构包括栅氧化层、栅导电层及两个栅介质层，所述栅氧化层覆盖所述字线沟槽的内壁，所述栅导电层位于所...

【专利技术属性】
技术研发人员：颜逸飞，冯立伟，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：福建;35