受时钟信号控制的集成半导体电路和使其工作的方法技术

具有许多受时钟信号（Ｃ１↓［ｉｎｔ］）控制的，不仅可并联而且可串联工作的电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的集成半导体电路，其中，提供时钟信号（Ｃ１↓［ｉｎｔ］）的连接被通过各一个可控转接装置（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）与有关电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的脉冲输入端相连，并且其中，转接装置（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）的控制输入端与随机信号发生器（ＺＳＧ）的输出端相连，这样，按照随机信号的标准，对一个或多个其它电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）并联或串联地实现电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的工作。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有许多受时钟信号控制的，不仅可并联而且可串联工作的电路单元的集成半导体电路，以及使这种集成半导体电路工作的方法。集成半导体电路至少用来进行信号处理或数据处理，并且是在数字电路技术基础上实现的。这种数字电路通常需要一个时钟信号，以使能够同步地和按照由有关应用确定的过程工作。按照确定的协议处理一定的过程是很常见的。这些协议需要一定数量的时钟信号周期。在许多应用中，例如在用做芯片卡的集成半导体电路中，需要的时钟信号是从外部通过一个连接端点引入的。在关系到安全的应用上，这是特殊的应用，在这种应用中，应处理的信号对应于币值或进入权，可能的侵入者的最大兴趣在于，获得有关运行过程的信息，以对结果产生影响。这些信息可从各个过程的持续时间或从为此所需时钟信号周期数量获得，特别是当对过程类型已有部分认识时。用做芯片卡的集成半导体电路大多包括一些电路单元、例如一个处理器、一个协同处理器、一个具有所属的编程逻辑的非易失存储器、一个输入/输出电路例如UART和其他。为获得尽可能高的处理速度，这许多电路单元应尽可能地同时工作，以便在许多情况下尝试，在将数据写入非易失存储器内期间使处理器执行任务和同样同时地使协同处理器工作，而此时UART从外部接收数据或向外部发出数据。这些运行过程主要在时钟信号转换边缘(Schaltflanke)期间，从电源电压接收能量，以至于只要从外边引入时钟信号，通过观察或监控流入集成半导体电路的电流，一方面求出时钟信号转换边缘的时刻，可是，另一方面，可求出各个过程的持续时间和从长期监控中确定何时哪些过程在运行。然后，在某些情况下，甚至可从对整个过程的认识推断出单个过程的结论，并且以此推断出集成半导体电路的处理结构。因此，本专利技术的任务就是防止通过对电流峰值的计数，得出正在运行过程的类型的结论。该任务通过以下方法解决，即在按照这类的集成半导体电路上，提供时钟信号的连接端，通过均有一个可控的转接装置，与有关电路单元的脉冲输入端相连，并且转接装置的控制输入端与随机信号发生器的输出端相连，这样电路单元的工作则按照随机信号的标准，与一个或多个其它电路单元并联或串联实现。它也可用权利要求8和9所述的方法解决。本专利技术优选的扩展则在从属权利要求中给出。如此，在根据本专利技术所述的半导体电路上，依赖于随机信号地不同的电路单元，在时钟信号输送给这些电路单元或未输送时，有时同时工作、有时一个接一个地工作。在此也可出现，第一电路单元的一个过程中断，而另一个电路单元的另一个过程开始或继续运行，为的是此后紧接着或同时实施第一过程。以此可作到，一个确定的过程在重复时几乎没有同样的持续时间，并且也因此无法被确证这是指同一过程。在优选的扩展中，提供时钟信号的连接端是可控时钟信号发生器的输出端，该时钟信号发生器的控制输入端与随机信号发生器的输出端相连，这样时钟信号转换边缘的时间点按照随机信号的标准变化。如果在涉及时钟信号的平均周期持续时间情况下，随机信号的波动比较慢，随机信号的幅度却一个过程一个过程地变动如此大，以至相同的过程采用不同的时钟频率运行，并且因此总出现不同的持续时间，这些在此特别应当优选。以此，检测时钟信号的转换边缘就增加很大困难。在集成半导体电路这个发展中，切断了外加时钟信号和电路内部的同步之间的联系。内部时钟信号发生器根据随机信号发生器的控制产生一个不规则的时钟，这样将一定过程分配到一定时间间隔内几乎不可能。在本专利技术另一个发展中，集成半导体电路具有不同频率的至少2个时钟信号发生器，其中，第一数量的电路单元用第一个时钟信号工作，并且第二数量的电路单元用第二个时钟信号工作。需要时，其它电路单元可用其它时钟信号工作。特别是在用不同频率给电路单元提供时钟脉冲的过程嵌套时，可达到过程持续时间的另一个改变随机性。按这个原则所述的特别优选的扩展中，单个的转换装置作为多路复用器构成，通过该复用器可能将每个时钟信号输送给每个电路单元。多路复用器通过随机信号或不同的随机信号控制，这样，确定的电路单元用不同的时钟信号工作，此外，该时钟信号也能随其频率随机地变动。在本专利技术的实施方案中，时钟信号发生器用一个可控制的、特别是压控的振荡器构成。时钟信号发生器的另一种实现方法是采用相位调整环实现，它具有可控的或可调的分频器，频率起伏则通过该分频器被耦合入时钟信号。随机信号发生器可以是一个随机数发生器，它具有数字输出端的任意数，为的是以此直接控制相位调整环的分频器。可是，也可在随机数发生器后面串接一个数/模转换器，通过该数/模转换器，例如可以控制振荡器的控制输入端。通常，随机数发生器只有一个输出端，这样，只能实现振荡器在2个频率之间的转换。可是也可能，在一个稳定的振荡器后面串接一个由随机数发生器控制的分频器。原则上，这事关产生一个调频的时钟信号，在该时钟信号上，调制度出现统计起伏。在此，如果由随机信号发生器产生的调制信号的平均周期持续时间譬如是一个在集成半导体电路中运行的过程的平均持续时间，则这是很有利的。在本专利技术特别优选的扩展中，至少电路单元中有一个作为辅助电路单元构成，该辅助电路单元具有譬如象其它电路单元那样的大致相同的电流损耗，却不具备对集成半导体电路来说是主要的功能。在集成半导体电路的电路单元中运行的，各需要一定数量的时钟信号周期的过程之前和/或期间和/或之后，用随机信号控制转换到这个辅助电路单元上，导致这些过程的持续时间出现随机变化，而在电流损耗上不会发现这种情况。如果在一个电路单元的一个过程期间不仅可以实现随机转换到辅助电路单元，而且一个或其它的电路单元可随机地开始工作或继续工作，是特别有利的。下面将根据实施例借助附图详细说明本专利技术。图中示出附图说明图1为根据本专利技术所述集成半导体电路的原理方框图，图2为根据本专利技术所述集成半导体电路的另一个原理方框图，图3为有数字随机数发生器的时钟信号发生器的改进型方案，图4有相位调整环的时钟信号发生器的改进型方案，图5为具有外部时钟信号和根据本专利技术所述的过程的时间进程。图1展示了具有3个电路单元S1、S2、S3的根据本专利技术所述的集成半导体电路的原理图。此外，还展示了一个辅助电路单元HS。有3个时钟信号发生器TSG1、TSG2、TSG3，其输出信号可各通过多路复用器MP1、MP2、MP3、MP4输送给电路单元S1到S3或HS。多路复用器MP1到MP4受随机信号发生器ZSG的输出信号控制。此外，随机信号发生器ZSG的另一个输出信号控制时钟信号发生器TSG1到TSG3。于是，用根据本专利技术所述集成半导体电路，象由图1原理图简述的那样，不同的电路单元S1到S3或HS，以不同频率的时钟信号随机控制串行或并行地工作。特别是可通过转换到辅助电路单元HS，在具有功能的电路单元中一个过程运行期间插入虚脉冲，以至该过程在外部观察者来说似乎比实际的持续时间更长。也有可能将较短过程通过2个电路单元并行的时钟动作隐藏在长过程中。按点划线画出的框架，图2展示了集成半导体电路1，其中该电路1包括象存储器电路或逻辑电路那样的电路2、3。这些电路2、3由一个内部时钟信号Clint提供时钟。这个内部时钟信号由时钟信号发生器TSG产生。时钟信号发生器TSG具有一个与随机信号发生器ZSG输出端相连的控制输入端。从外部给集成半导本文档来自技高网...

【技术保护点】
具有许多受时钟信号（Ｃｌ↓［ｉｎｔ］）控制的，不仅可并联而且可串联工作的电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的集成半导体电路，其特征在于，提供时钟信号（Ｃｌ↓［ｉｎｔ］）的连接端通过各一个可控转接装置（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４） 与有关电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的脉冲输入端相连，转接装置（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）的控制输入端与随机信号发生器（ＺＳＧ）的输出端相连，这样，按照随机信号的标准，对一个或多个其它电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）并联 或串联地实现电路单元（Ｓ１、Ｓ２、Ｓ３、ＨＳ）的工作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R雷纳，H赛德拉克，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]