【技术实现步骤摘要】
用于访问存储器单元的时序链
[0001]交叉引用
[0002]本专利申请要求于2020年1月8日提交的卡曼(CARMAN)的标题为“TIMING CHAINS FOR ACCESSING MEMORY CELLS”(用于访问存储器单元的时序链)的美国专利申请第16/737,139号的优先权，所述申请已转让给其受让人，并在此通过引用将其全部内容并入本申请。
[0003]
涉及用于访问存储器单元的时序链。
技术介绍
[0004]以下大体上涉及一或多个存储器系统，且更具体地，涉及用于访问存储器单元的时序链。
[0005]存储器器件广泛用于在例如计算机、无线通信器件、照相机、数字显示器等各种电子器件中存储信息。通过将存储器器件内的存储器单元编程到各种状态来存储信息。例如，可将二进制存储器单元编程到通常由逻辑1或逻辑0表示的两种支持状态中的一种。在一些实例中，单个存储器单元可支持两种以上状态，其中任一状态可被存储。为了访问所存储的信息，组件可读取或读出存储器器件中的至少一个存储的状态。为了存储信息，组件可...
【技术保护点】
【技术特征摘要】
1.一种方法，其包括：使用与存储库组相关联的存储库组逻辑来实施使用所述存储库组中的一或多个存储库执行的操作之间的第一延迟；至少部分地基于实施所述第一延迟来发起使用所述存储库组的所述一或多个存储库执行的操作的第一子操作；至少部分地基于发起所述第一子操作，使用与所述存储库组中的存储库相关联的逻辑来实施所述操作的所述第一子操作和所述操作的第二子操作之间的第二延迟，所述第一延迟具有比所述第二延迟的第二持续时间长的第一持续时间；以及至少部分地基于发起所述操作的所述第一子操作来执行所述操作。2.根据权利要求1所述的方法，其还包括：使用存储器器件的寄存器来识别所述第二延迟，其中实施所述第二延迟至少部分地基于使用所述寄存器识别所述第二延迟。3.根据权利要求1所述的方法，其还包括：从主机器件接收使用存储器单元阵列执行所述操作的命令，其中实施所述第一延迟至少部分地基于接收所述命令。4.根据权利要求1所述的方法，其还包括：至少部分地基于实施第一延迟来发起所述操作的多个子操作，其中所述多个子操作包括所述第一子操作和所述第二子操作；以及至少部分地基于发起所述多个子操作，使用与所述存储库组中的所述存储库相关联的逻辑来为所述多个子操作的每个子操作实施相应的第二延迟，其中至少部分地基于发起所述多个子操作来执行所述操作。5.根据权利要求1所述的方法，其中所述逻辑作为CMOS阵列下CuA逻辑的一部分定位于存储器单元阵列下方。6.根据权利要求1所述的方法，其中所述第一延迟包括发起所述操作和发起不同于所述操作的第二操作之间的所述第一持续时间。7.根据权利要求1所述的方法，其中所述第二延迟包括发起所述操作的所述第一子操作和所述操作的所述第二子操作之间的所述第二持续时间。8.根据权利要求1所述的方法，其中所述逻辑与所述存储库组的所述存储库的分块相关联。9.一种装置，其包括：存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的多个存储库的一或多个操作，且可操作以实施使用所述存储库组中的所述多个存储库执行的操作之间的第一延迟；包括存储器单元阵列的所述存储库组中的存储库；以及逻辑，所述逻辑与所述存储库组的所述存储库相关联且可操作以实施使用所述存储库组的所述存储库执行的操作的子操作之间的第二延迟。10.根据权利要求9所述的装置，其还包括：用于存储与所述第二延迟相关联的信息的寄存器，其中与所述存储库相关联的所述逻辑可操作以识别作为实施所述第二延迟的一部分而存储在所述寄存器中的所述信息。
11.根据权利要求9所述的装置，其中与所述存储库相关联的所述逻辑作为CMOS下阵列CuA逻辑的一部分定位于所述存储器单元阵列下方。12.根据权利要求9所述的装置，其中所述逻辑还包括：局部行控制逻辑，用于识别所述第二延迟；缓冲器，用于接收由所述局部行控制逻辑识别的所述第二延迟；局部读出放大器控制逻辑，用于放大与由所述局部行控制逻辑识别的所述第二延迟相关联的信号；以及行驱动器，用于至少部...
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