可用于非同步电路设计的可程序化逻辑电路制造技术

本发明专利技术是有关于一种可用于非同步电路设计的可程序化逻辑方块，由程序化设定的方式，使逻辑方块不但具有一般元件处理的功能，亦利用非同步协议沟通，以达到设计非同步元件的目的。如此一来，不但可以增加非同步电路设计的方便、正确与效能的特性，更可以达到快速设计验证非同步电路的目的。

【技术实现步骤摘要】

本专利技术是关于一种可程序化逻辑方块，尤指一种可用于非同步电路设定的可程序化逻辑方块。
技术介绍
近年来，由于电子芯片的大量需求以及快速上市的要求下，场式可程序化逻辑门阵列(Field Programmable GateArray，FPGA)成为电路设计时的极佳选择。FPGA的架构主要有SRAM Base及Anti-fuse两种设计模式，其中SRAM Base特点是可重复烧录、低耗电率、可线上组成(in-circuitconfigurable)，但其须借助外部电源维持资料，且操作上需由外部进行资料下载，所以适用于多次写入的电路设计；另，Anti-fuse由于具有一次烧录(OTP)的特性，可在保密性上提供较佳的保护，但无法进行修改，所以适用于一次写入的电路设计。然而，目前业界并无专门为非同步协议所设计的FPGA系统。因为非同步电路复杂且难以设计，业界没有一套完整的设计流程，也没有适当的软件工具可供工程师使用，所以利用同步FPGA系统所设计出来的非同步电路系统，内部会具有许多无用的线路，造成芯片面积与效能上的浪费。由此可知，FPGA系统在非同步电路设计的过程中，尚存在一些缺失，实有予以改进的必要。
技术实现思路
本专利技术的主要目的是在提供一种可程序化设定的逻辑方块，以便快速开发非同步电路系统设计。为达成上述目的，本专利技术揭露一种可程序化的逻辑方块，是提供一预设的逻辑处理功能，并输入至少一外部输入信号，以进行该预设的逻辑处理并输出至少一外部输出信号，其特征在于，该可程序化逻辑方块包括至少一第一可程序化方块，内部各别储存一第一速查表并依据其接收至少一第一输入信号而输出一第一输出信号；一第二可程序化方块，内部储存一第二速查表，并依据其接收至少一第二输入信号而输出一第二输出信号；一反向器，输入其中一外部输入信号，并输出一反向外部输入信号；至少一第一逻辑或门，各别输入该反向外部输入信号以及该第一输出信号，并输出其中一外部输出信号；至少一第一多任务器，输入其中一外部输入信号以及其中一外部输出信号，并依据一第一设定信号而输出其中一第一输入信号；一第二多任务器，输入其中一外部输入信号以及其中一外部输出信号，并依据一第二设定信号而输出其中一第二输入信号；以及一第二逻辑或门，输入该反向外部输入信号以及该第二输出信号，并输出其中一外部输出信号；其中，其中一外部输入信号是作为其中一第一输入信号，其中一外部输出信号是作为其中一第二输入信号。其中，该逻辑方块由设定该第一速查表以及该第二速查表以提供该预设的逻辑处理功能。其中，该逻辑方块还包括由设定该第一设定信号以及该第二设定信号以提供该预设的逻辑处理功能。其中，该逻辑方块还包括由连结内部布线以提供该预设的逻辑处理功能。其中，该第一可程序化方块还包括一多任务器，该多任务器从该第一速查表中输出对应至至少一第一输入信号的该第一输出信号。其中，该第一可程序化方块是为一个三地址可程序化方块。其中，该第二可程序化方块还包括一多任务器，该多任务器从该第二速查表中输出对应至至少一第二输入信号的该第二输出信号。其中该第二可程序化方块是为一二地址可程序化方块。其中该第一速查表以及该第二速查表是储存于一存储器。其中该存储器是为一静态存储器。其中该存储器是为一闪存。其中该逻辑方块为具有Toggle功能的元件。其中该逻辑方块为具有二独立米勒C元件功能的元件。其中该逻辑方块为具有二阶协议到四阶协议转换功能的元件。其中该逻辑方块为具有四阶协议到二阶协议转换功能的元件。其中，连结二个该逻辑方块以提供具有条件转换功能的元件。其中该可程序化逻辑方块为一非同步电子元件。由更改逻辑方块的第一速查表、第二速查表的内容以及第一多任务器以及第二多任务器的设定值，则逻辑方块即能提供使用者所需的特定功能电路，故逻辑方块能达到本专利技术的目的。附图说明为进一步说明本专利技术的具体
技术实现思路
，以下结合实施例及附图详细说明如后，其中图1是本专利技术可程序化逻辑方块的示意图。图2是三地址可程序化方块的示意图。图3是具有toggle元件功能的逻辑方块的示意图。图4是图3的逻辑方块的时序图。图5是具有两个米勒C元件功能的逻辑方块的示意图。图6是图5的逻辑方块的时序图。图7是逻辑方块与二阶协议元件以及四阶协议元件连结关系的示意图。图8是具有converter 2p-4p元件功能的逻辑方块的示意图。图9是图8的逻辑方块的时序图。图10是具有converter 4p-2p元件功能的逻辑方块的示意图。图11是图9的逻辑方块的时序图。图12是复合逻辑方块与主端元件以及比较器连结关系的示意图。图13是具有条件转换功能的复合逻辑方块的示意图。图14是图13的复合逻辑方块的时序图。具体实施例方式图1是本专利技术可程序化逻辑方块10的示意图，其中，逻辑方块10可依不同的设定而提供不同的逻辑处理，当逻辑方块10的逻辑功能确定之后，能使用SRAM Base或Anti-fuse等的方式施行。此外，其逻辑处理的过程是采用非同步的方式来进行，如此一来，逻辑方块10不但可用于非同步电子元件的设计或结合，更可简化非同步电子元件设计时所需的线路与验证步骤。逻辑方块10是由下列电子元件所组合而成两个三地址可程序化方块12、14，一个二地址可程序化方块16，一个反向器18，数个多任务器20、22、26、28、32以及逻辑或门24、30、34。其中，该三地址可程序化方块12、14以及二地址可程序化方块16的内部各储存一速查表(look up table)，由修改速查表的内容，逻辑方块10可当作不同逻辑功能的电子元件，包括Muller C元件、Toggle元件、二阶协议到四阶协议转换元件(converter2p-4p)或四阶协议到二阶协议转换元件(converter 4p-2p)等非同步电路设计时常使用的电子元件。在不同逻辑功能的设定下，逻辑方块10可输入不同数目的外部输入信号以及外部输出信号，视实际需求而不同。例如，逻辑方块10当作Toggle元件时，其具有二外部输入信号以及二外部输出信号当作二阶转换转成四阶元件时，其具有三外部输入信号以及二外部输出信号。逻辑方块10当作不同功能的电子元件时，可依实际需求而加以组合。例如，部份电子元件的功能较为单纯时，单一逻辑方块10即可提供二组电子元件的功能，如单一逻辑方块10可提供两组独立的Muller C元件；部份电子元件的功能较为复杂时，亦可将逻辑方块10加以组合，如将二个逻辑方块10组合成具有条件转换(condition converter)功能的电子元件。如图2所示，此为三地址可程序化方块12的结构范例图，是由存储单元120以及多任务器122所组成。由于三地址可程序化方块12具有三个输入信号，由上而下，分别为In1、In2以及In3，所以多任务器122为3转8多任务器(3 to 8 multiplexer)，存储单元120内部储存八笔数据，由上而下，依序为0，0，0，0，0，0，0，1，并依输入信号致能至多任务器122而输出对应的资料Out。 当输入信号所对应的地址为0至6时，输出信号Out皆为0，当输入信号所对应的地址为7时，即三个输入信号皆为1时，输出信号Out为1，此逻辑运算的结果与三输入的逻辑或门(3-input AND g本文档来自技高网...

【技术保护点】
一种可程序化的逻辑方块，是提供一预设的逻辑处理功能，并输入至少一外部输入信号，以进行该预设的逻辑处理并输出至少一外部输出信号，其特征在于，该可程序化逻辑方块包括：至少一第一可程序化方块，内部各别储存一第一速查表并依据其接收至少一第一 输入信号而输出一第一输出信号；一第二可程序化方块，内部储存一第二速查表，并依据其接收至少一第二输入信号而输出一第二输出信号；一反向器，输入其中一外部输入信号，并输出一反向外部输入信号；至少一第一逻辑或门，各别输入该反 向外部输入信号以及该第一输出信号，并输出其中一外部输出信号；至少一第一多任务器，输入其中一外部输入信号以及其中一外部输出信号，并依据一第一设定信号而输出其中一第一输入信号；一第二多任务器，输入其中一外部输入信号以及其中一外部 输出信号，并依据一第二设定信号而输出其中一第二输入信号；以及一第二逻辑或门，输入该反向外部输入信号以及该第二输出信号，并输出其中一外部输出信号；其中，其中一外部输入信号是作为其中一第一输入信号，其中一外部输出信号是作为其中一 第二输入信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：梁芳嘉，郑福烱，
申请(专利权)人：大同股份有限公司，
类型：发明
国别省市：71[中国|台湾]