【技术实现步骤摘要】
六输入端组合逻辑电路的晶体管级实现方案的电路
本专利技术涉及一种组合逻辑的电路,特别是涉及一种六输入端组合逻辑电路的晶体管级实现方案的电路。
技术介绍
现有技术实现该六输入端组合逻辑电路的晶体管级实现方案的电路存在以下缺点和不足之处:一、电路复杂、所需逻辑门数目较多现有技术要实现逻辑Y=~((A·B)+(C·D)+(E+F)),经硬件描述语言Verilog代码编译,然后综合后会是如图2所示:调用了1个反相器、1个3输入端与非门、2个2输入端与非门和1个2输入端或非门。二、信号传输延迟大信号经此三级门的传输,由于门本身固有的延迟,从输入到输出的总的传输延迟加大。输入到输出的传输延迟太大,对于频率高,对信号延迟大小很关心的电路将会是致命的。三、所需电路成本高由于现有电路使用了1个反相器(1PMOS+1NMOS共2个晶体管)、1个3输入端与非门(3PMOS+3NMOS共6个晶体管)、2个2输入端与非门(2PMOS+2NMOS共4个晶体管)和1个2输入端或非门(2PMOS+2NMOS共4个晶体管),这总体是需要1*2+1*6+3*4=20个晶体管的,由于晶体管数目较多,导致其所占用的硅片面积较大。
技术实现思路
本专利技术所要解决的技术问题是提供一种六输入端组合逻辑电路的晶体管级实现方案的电路,其通过削减晶体管数目,本方案只需要12个晶体管,这达到了降低晶体管数目的目的,最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。本专利技术是通过下述技术方案来解决上述技术问题的:一种六输入端组合逻辑电路的晶体管级实现方案的电路,其包括第一三极管、第二三极管、第三三极 ...
【技术保护点】
一种六输入端组合逻辑电路的晶体管级实现方案的电路,其特征在于,其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管,第一三极管的漏极与第七三极管的漏极连接,第一三极管的栅极与第五三极管的栅极连接,第一三极管、第七三极管的源极与第二三极管、第八三极管的漏极都连接,第二三极管的栅极与第九三极管的栅极连接,第二三极管、第八三极管的源极与第三三极管的漏极都连接,第三三极管的栅极与第十一三极管的栅极连接,第三三极管的源极与第四三极管的漏极连接,第四三极管的栅极与第十二三极管的栅极连接,第四三极管的源极与第五三极管、第九三极管、第十一三极管、第十二三极管的漏极都连接,第五三极管的源极与第六三极管的漏极连接,第六三极管的栅极与第七三极管的栅极连接,第六三极管、第十三极管、第十一三极管、第十二三极管的源极都接地,第八三极管的栅极与第十三极管的栅极连接,第九三极管的源极与第十三极管的漏极连接。
【技术特征摘要】
1.一种六输入端组合逻辑电路的晶体管级实现方案的电路,其特征在于,其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管,第一三极管的漏极与第七三极管的漏极连接,第一三极管的栅极与第五三极管的栅极连接,第一三极管、第七三极管的源极与第二三极管、第八三极管的漏极都连接,第二三极管的栅极与第九三极管的栅极连接,第二三极管、第八三极管的源极与第三三极管的漏极都连接,第三三极管的栅极与第十一三极管的栅极连接,第三三极管的源极与第四三极管的漏极连接,第四三极管的栅极与第十二三极管的栅极连接,第四三极管的源极与第五三极管、第...
【专利技术属性】
技术研发人员:唐立伟,任军,
申请(专利权)人:合肥恒烁半导体有限公司,
类型:发明
国别省市:安徽,34
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