五输入端组合逻辑电路的晶体管级实现方案的电路制造技术

本发明专利技术公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的栅极与第五三极管的栅极连接，第一三极管的源极、第二三极管的源极、第二三极管的源极、第四三极管的源极都与第五三极管的漏极连接，第四三极管的漏极与第十三极管的源极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极都与第十三极管的漏极连接，第四三极管的源极与第五三极管的漏极连接，第五三极管的源极与第六三极管的漏极连接，第六三极管的源极与第七三极管的漏极连接，第七三极管的源极与第八三极管的漏极、第九三极管的漏极连接。本发明专利技术削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

【技术实现步骤摘要】
五输入端组合逻辑电路的晶体管级实现方案的电路
本专利技术涉及一种组合逻辑的电路，特别是涉及一种五输入端组合逻辑电路的晶体管级实现方案的电路。
技术介绍
现有技术实现该五输入端组合逻辑电路的晶体管级实现方案的电路存在以下缺点和不足之处：一，电路复杂、所需逻辑门数目较多现有技术要实现逻辑Y＝～(A·B·C·(D+E))，经硬件描述语言Verilog代码编辑，然后综合后会是如图2所示：分三级来实现，其调用了2个反相器、1个3输入端或非门、1个2输入端与非门和1个2输入端或非门。二，信号传输延迟大信号经此三级门的传输，由于门本身固有的延迟，从输入到输出的总的传输延迟加大。输入到输出的传输延迟太大，对于频率高，对信号延迟大小很关心的电路将会是致命的。三，所需电路成本高由于现有电路使用了2个反相器(1PMOS+1NMOS共2个晶体管)、1个3输入端或非门(3PMOS+3NMOS共6个晶体管)、1个2输入端与非门(2PMOS+2NMOS共4个晶体管)和1个2输入端或非门(2PMOS+2NMOS共4个晶体管)，这总体是需要2*2+1*6+2*4＝18个晶体管的，由于晶体管数目较多，导致其所占用的硅片面积较大。
技术实现思路
本专利技术所要解决的技术问题是提供一种五输入端组合逻辑电路的晶体管级实现方案的电路，其削减晶体管数目，本方案只需要10个晶体管，这达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。本专利技术是通过下述技术方案来解决上述技术问题的：一种五输入端组合逻辑电路的晶体管级实现方案的电路，其特征在于，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管，第一三极管的栅极与第五三极管的栅极连接，第一三极管的源极、第二三极管的源极、第二三极管的源极、第四三极管的源极都与第五三极管的漏极连接，第四三极管的漏极与第十三极管的源极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极都与第十三极管的漏极连接，第四三极管的源极与第五三极管的漏极连接，第五三极管的源极与第六三极管的漏极连接，第六三极管的源极与第七三极管的漏极连接，第七三极管的源极与第八三极管的漏极、第九三极管的漏极连接，第八三极管的源极与第九三极管的源极连接，第八三极管的源极、第九三极管的源极都接地，第二三极管的栅极与第六三极管的栅极连接，第三三极管的栅极与第七三极管的栅极连接，第十三极管的栅极与第八三极管的栅极连接，第四三极管的栅极与第九三极管的栅极连接，第八三极管的源极、第九三极管的源极都接地。优选地，所述第一三极管、第二三极管、第三三极管、第四三极管、第十三极管都是PMOS管，第五三极管、第六三极管、第七三极管、第八三极管、第九三极管都是NMOS管。本专利技术的积极进步效果在于：本专利技术削减晶体管数目，晶体管数目从18个被消减到10个，这达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。附图说明图1为本专利技术五输入端组合逻辑电路的晶体管级实现方案的电路的电路图。图2为现有技术的电路图。具体实施方式下面结合附图给出本专利技术较佳实施例，以详细说明本专利技术的技术方案。如图1所示，本专利技术五输入端组合逻辑电路的晶体管级实现方案的电路包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、第九三极管Q9、第十三极管Q10，第一三极管Q1的栅极与第五三极管Q5的栅极连接，第一三极管Q1的源极、第二三极管Q2的源极、第二三极管Q3的源极、第四三极管Q4的源极都与第五三极管Q5的漏极连接，第四三极管Q4的漏极与第十三极管Q10的源极连接，第一三极管Q1的漏极、第二三极管Q2的漏极、第三三极管Q3的漏极都与第十三极管Q10的漏极连接，第四三极管Q4的源极与第五三极管Q5的漏极连接，第五三极管Q5的源极与第六三极管Q6的漏极连接，第六三极管Q6的源极与第七三极管Q7的漏极连接，第七三极管Q7的源极与第八三极管Q8的漏极、第九三极管Q9的漏极连接，第八三极管Q8的源极与第九三极管Q9的源极连接，第八三极管Q8的源极、第九三极管Q9的源极都接地，第二三极管Q2的栅极与第六三极管Q6的栅极连接，第三三极管Q3的栅极与第七三极管Q7的栅极连接，第十三极管Q10的栅极与第八三极管Q8的栅极连接，第四三极管Q4的栅极与第九三极管Q9的栅极连接，第八三极管Q8的源极、第九三极管Q9的源极都接地。第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第十三极管Q10都是PMOS管，第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、第九三极管Q9都是NMOS管。本专利技术通过削减晶体管数目来实现，本电路只用了十个晶体管，晶体管数目从18个被消减到10个，这达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。本专利技术主要有五个PMOS和五个NMOS晶体管实现的多输入端门，可以把本实现方案做成标准单元(standardcell)，以方便以后使用时调用。以上所述的具体实施例，对本专利技术的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本专利技术的具体实施例而已，并不用于限制本专利技术，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种五输入端组合逻辑电路的晶体管级实现方案的电路，其特征在于，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管，第一三极管的栅极与第五三极管的栅极连接，第一三极管的源极、第二三极管的源极、第二三极管的源极、第四三极管的源极都与第五三极管的漏极连接，第四三极管的漏极与第十三极管的源极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极都与第十三极管的漏极连接，第四三极管的源极与第五三极管的漏极连接，第五三极管的源极与第六三极管的漏极连接，第六三极管的源极与第七三极管的漏极连接，第七三极管的源极与第八三极管的漏极、第九三极管的漏极连接，第八三极管的源极与第九三极管的源极连接，第八三极管的源极、第九三极管的源极都接地，第二三极管的栅极与第六三极管的栅极连接，第三三极管的栅极与第七三极管的栅极连接，第十三极管的栅极与第八三极管的栅极连接，第四三极管的栅极与第九三极管的栅极连接，第八三极管的源极、第九三极管的源极都接地。

【技术特征摘要】
1.一种五输入端组合逻辑电路的晶体管级实现方案的电路，其特征在于，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管，第一三极管的栅极与第五三极管的栅极连接，第一三极管的源极、第二三极管的源极、第二三极管的源极、第四三极管的源极都与第五三极管的漏极连接，第四三极管的漏极与第十三极管的源极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极都与第十三极管的漏极连接，第四三极管的源极与第五三极管的漏极连接，第五三极管的源极与第六三极管的漏极连接，第六三极管的源极与第七三极管的漏极连接，第七...

【专利技术属性】
技术研发人员：唐立伟，任军，
申请(专利权)人：合肥恒烁半导体有限公司，
类型：发明
国别省市：安徽,34