半导体结构及其制造方法技术

半导体结构包括：金属栅极结构(MG)，形成在衬底上方；第一栅极间隔件，形成在MG的第一侧壁上；第二栅极间隔件，形成在MG的与第一侧壁相对的第二侧壁上，其中第二栅极间隔件比第一栅极间隔件短；源极/漏极(S/D)接触件(MD)，与MG相邻，其中MD的侧壁由第二栅极间隔件限定；以及接触部件，配置为将MG电连接至MD。本发明专利技术的实施例还涉及制造半导体结构的方法。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术的实施例涉及半导体结构及其制造方法。
技术介绍
半导体集成电路(IC)行业经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小也增加了处理和制造IC的复杂性。例如，在存储器器件(例如，静态随机存取存储器或SRAM器件)中，随着部件尺寸不断减小，对接接触件和互连部件的制造变得更具挑战性。在较小的长度尺度，可以改变对接接触件的配置以改善金属栅极结构与相邻的源极/漏极接触件之间的连接。另外，形成在对接接触件上方的互连部件可受益于扩大的接触面积，以努力减小接触电阻并且提高器件密度。至少由于这些原因，期望对接接触件和互连部件的制造的改进。
技术实现思路
本专利技术的实施例提供了一种半导体结构，包括：金属栅极结构(MG)，设置在半导体衬底上方；第一栅极间隔件，设置在所述金属栅极结构的第一侧壁上；第二栅极间隔件，设置在所述金属栅极结构的与所述第一侧壁相对的第二侧壁上，其中，所述第二栅极间隔件比所述第一栅极间隔件短；源极/漏极(S/D)接触件(MD)，设置为与所述金属栅极结构相邻，其中，所述源极/漏极接触件的侧壁由所述第二栅极间隔件限定；以及接触部件，配置为将所述金属栅极结构电连接至所述源极/漏极接触件。本专利技术的另一实施例提供了一种半导体结构，包括：金属栅极结构，设置在半导体衬底上方；源极/漏极(S/D)部件，设置为与所述金属栅极结构相邻；源极/漏极接触件(MD)，设置在所述源极/漏极部件上；以及导电部件，配置为与所述金属栅极结构和所述源极/漏极接触件接触，其中，所述导电部件的底部嵌入在所述金属栅极结构的侧壁和所述源极/漏极接触件的侧壁之间。本专利技术的又一实施例提供了一种制造半导体结构的方法，包括：形成半导体器件，所述半导体器件包括设置在半导体层上方的金属栅极结构(MG)、设置在所述金属栅极结构的侧壁上的栅极间隔件以及设置在所述半导体层中并且与所述金属栅极结构相邻的源极/漏极(S/D)部件；在所述源极/漏极部件上方形成源极/漏极(S/D)接触件(MD)，其中，所述栅极间隔件将所述源极/漏极接触件与所述金属栅极结构分隔开；在所述金属栅极结构和所述源极/漏极接触件上方形成层间介电(ILD)层；形成开口以暴露所述金属栅极结构、所述源极/漏极接触件和所述栅极间隔件；去除暴露于所述开口中的所述栅极间隔件的顶部；在所述栅极间隔件的剩余部分上方形成金属层；以及平坦化所述金属层以形成接触部件，使得所述接触部件将所述金属栅极结构电耦合至所述源极/漏极接触件。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的各个方面的制造半导体器件的方法的流程图。图2A是根据本专利技术的各个方面的半导体器件的实施例的立体三维图。图2B是根据本专利技术的各个方面的半导体器件的实施例的平面顶视图。图3、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图11C、图11D、图11E、图11F、图11G、图12A和图12B是根据本专利技术的各个方面的在图1的方法的实施例的中间步骤期间的沿着线LL’的图2A和/或图2B的半导体器件的实施例的截面图。图13A、图13B、图13C、图13D、图13E、图13F、图13G、图14A、图14B、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图16E、图16F和图16G是根据本专利技术的各个方面的在图1的方法的实施例的中间步骤期间的沿着线MM’的图2A和/或图2B的半导体器件的实施例的截面图。图17A是根据本专利技术的各个方面的图13G、图14B、图15C和/或图15D的半导体器件的实施例的平面顶视图。图17B是根据本专利技术的各个方面的图16C、图16D、图16E和/或图16F的半导体器件的实施例的平面顶视图。具体实施方式以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，为了便于本专利技术描述一个元件或部件与另一元件或部件的关系，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语。空间相对术语旨在涵盖包括部件的器件的不同取向。此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖包括所述数值在内的合理范围内的数值，诸如所述数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。更进一步，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。本专利技术总体上涉及半导体器件，并且更具体地涉及诸如平面FET、三维鳍式FET(FinFET)、全环栅(GAA)FET或它们的组合的场效应晶体管(FET)。本专利技术的一些实施例可以针对IC中的存储器器件，诸如SRAM器件。在FET制造中，对接接触件配置为将金属栅极结构(例如，高k金属栅极结构或HKMG)电耦合至源极/漏极(S/D)接触件。为了确保适当的器件性能，对接接触件上方的后续形成的互连部件(例如，导线)设计为与对接接触件隔离，以避免两个部件之间发生电短路，如从平面顶视图中可见的，这可能会限制互连部件的一个或多个尺寸。虽然制造对接接触件和互连部件的现有方法通常已经足够，但是它们并不是在所有方面都完全令人满意。在一个示例中，减小对接接触件的尺寸以避免短路的需求可能损害金属栅极结构和S/D接触件之间的连接。在另一示例中，在小长度尺度上容纳对接接触件和在其上形成的互连部件之间的分隔距离可能变得具有挑战性。在又一个示例中，具有减小的尺寸的互连部件可能会不经意地增大这种部件的接触电阻，并且不必要地限制器件的性能。图1示出了根据本专利技术的各个方面的用于形成半导体器件200的方法100的实施例。方法100仅是示例，并不旨在将本专利技术限制为超出权利要求中明确记载的内容。可以在方法100之前、期间和之后提供附加操作，本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：/n金属栅极结构(MG)，设置在半导体衬底上方；/n第一栅极间隔件，设置在所述金属栅极结构的第一侧壁上；/n第二栅极间隔件，设置在所述金属栅极结构的与所述第一侧壁相对的第二侧壁上，其中，所述第二栅极间隔件比所述第一栅极间隔件短；/n源极/漏极(S/D)接触件(MD)，设置为与所述金属栅极结构相邻，其中，所述源极/漏极接触件的侧壁由所述第二栅极间隔件限定；以及/n接触部件，配置为将所述金属栅极结构电连接至所述源极/漏极接触件。/n

【技术特征摘要】
20200416 US 16/850,2671.一种半导体结构，包括：
金属栅极结构(MG)，设置在半导体衬底上方；
第一栅极间隔件，设置在所述金属栅极结构的第一侧壁上；
第二栅极间隔件，设置在所述金属栅极结构的与所述第一侧壁相对的第二侧壁上，其中，所述第二栅极间隔件比所述第一栅极间隔件短；
源极/漏极(S/D)接触件(MD)，设置为与所述金属栅极结构相邻，其中，所述源极/漏极接触件的侧壁由所述第二栅极间隔件限定；以及
接触部件，配置为将所述金属栅极结构电连接至所述源极/漏极接触件。


2.根据权利要求1所述的半导体结构，其中，所述第二栅极间隔件的顶面在所述源极/漏极接触件的顶面或所述金属栅极结构的顶面下方。


3.根据权利要求1所述的半导体结构，其中，所述第二栅极间隔件的顶面与所述源极/漏极接触件的顶面或所述金属栅极结构的顶面齐平。


4.根据权利要求1所述的半导体结构，其中，所述接触部件的侧壁与所述第一栅极间隔件对准。


5.根据权利要求1所述的半导体结构，还包括设置在所述金属栅极结构上方的层间介电(ILD)层，其中，所述接触部件的顶部设置在所述层间介电层中。


6.根据权利要求5所述的半导体结构，还包括设置在所述层间介电层上方的导电层和设置在所述层间介电层中的介电层，其中，所述介电层的侧壁与所述接触部件的侧壁连续。


7.一种半导体结构，包括：
金属栅极结构，...

【专利技术属性】
技术研发人员：游力蓁，黄麟淯，庄正吉，林佑明，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71